JPH04303B2 - - Google Patents
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- JPH04303B2 JPH04303B2 JP61106527A JP10652786A JPH04303B2 JP H04303 B2 JPH04303 B2 JP H04303B2 JP 61106527 A JP61106527 A JP 61106527A JP 10652786 A JP10652786 A JP 10652786A JP H04303 B2 JPH04303 B2 JP H04303B2
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Description
（産業上の利用分野）
本発明は、真−補数対のデジタル制御信号で、
所望の事象を生ぜしめるため該対の両信号が所定
の時間窓内で有効でなければならないような２重
モジユール形冗長プロセツサシステムで使われる
デジタル制御信号の前端エツジを同期化するデジ
タル信号同期装置及び方法に関する。本発明の同
期回路は自己検査式で、入力信号の他同期回路自
体内のエラーも検出して報告する。 （従来の技術） 当該分野では、メモリとＩ／Ｏ装置等２つの独
立なユニツト間におけるデータの伝送を、かかる
伝送を同期化する制御ストロープパルスを使つて
制御することは知られている。M.Morris
Mano，Computer System Architecture，p.411
（1976）を参照。一般に、プロセツサからの制御
ストローブ信号がタイミング信号と共にANDゲ
ートに与えられ、ANDゲートの出力が作動すべ
きＩ／Ｏ装置に与えられて、そのＩ／Ｏ装置が正
しい時点でデータを受信または発信するように作
動するかどうかを確かめる。さもないと、システ
ム内のデータが汚染される恐れがある。このよう
な状況下では、１つの制御ストローブ信号とクロ
ツクパルスの間でだけ同期化が必要である。しか
し、後述するように、２つの冗長プロセツサが含
まれる場合には、２つのプロセツサの各々から発
生される冗長制御ストローブ信号間においても同
期化が必要である。 Motorola社製MC68000マイクロプロセツサ等
代表的なプロセツサでは、メモリマツプ式読取及
び書込のためのＩ／Ｏ装置との交信を制御するの
に、次の５種類のストローブラインが使われてい
る：アドレスストローブ（AS*）；上位データバ
イトストローブ（UDS*）；下位データバイトス
トローブ（LDS*）；データ認知ストローブ
（DTACK*）；及び読み／書きストローブ（Ｒ／
W*）。このような制御ストローブパルスは持続時
間が比較的短い。ハードウエアの製造に固有な物
理的な許容限界のため、両プロセツサが共通のク
ロツクによりロツクステツプで駆動されても、か
かる制御ストローブパルス前端エツジの時間位置
は個々のプロセツサにより許容限界の範囲にわた
つて変化する。従つて、同一型の２つのプロセツ
サでも同じ入力について、時間の持続及び位置両
方においてわずかに異なつた制御ストローブを生
じる。 制御ストローブパルスの持続時間とタイミング
におけるプロセツサの通常許容範囲でのこうした
変化は、多くの分野において問題を生じない。し
かし、一対のプロセツサがロツクステツプで動作
され、各プロセツサからの冗長制御ストローブが
いずれかの制御ストローブを有効と認識するのに
同期されていなければならないような場合には、
上記の変化が問題を引き起こす。 例えば、本出願人に護渡された による1958年 月 日提出の係属中の米国特許出
願No.． 、「Ｉ／Ｏコントローラ用ロツク
ステツプ、２重モジユール形冗長プロセツサシス
テム」に記載されたような２重モジユール形冗長
プロセツサシステムでは、冗長制御ストローブが
使われている。かかるシステムは、データの完全
性が特に重要であるような用余を意図している。
上記係属中の米国特許出願に記されたシステムの
構成要素に障害が生じた場合にデータの完全性を
維持するのに使われている方法は、システムの各
部を冗長化することにある。 高速の処理では、冗長制御ストローブが狭い時
間窓内で同期して交信されねばならない。２つの
制御信号パルスの前端エツジがその狭い時間窓内
で両パルスが受け取られないほどズレているか、
あるいはいずれかの信号が時間窓中正しい状態に
ないと、それらが制御している状態が作動されな
くなつてしまう。従つて、制御ストローブの前端
エツジは時間的にズレてはならない。 共通クロツクからのロツクステツプで動作する
冗長対のプロセツサが冗長性を発生するシステム
においても、プロセツサの設計及び製造上の許容
差のため、２重線路化信号（すなわち一方のプロ
セツサからの“真”の制御ストローブ信号と他方
のプロセツサからの“補数”の制御ストローブ信
号）は、そのような制御ストローブが有効として
取り扱われるのに必要な時間窓中適切な状態にな
らないことがある。相互にズレた制御ストローブ
は、例えば、一方のプロセツサが許容限界範囲の
下端で動作するのに対し、他方のプロセツサがそ
の上端近くで動作する場合に結果する。プロセツ
サにおけるこのようなタイミングの許容限界によ
つて、２つのプロセツサからの制御ストローブ信
号が時間的にズレて装置に達するため、装置は到
来した２重線路化制御ストローブ信号を無効とし
て取り扱う。このため、２つのプロセツサからの
制御ストローブ信号を同期化する必要がある。 （発明が解決しようとする問題点） 同期化装置の性質上、２つの信号が上記の従来
装置によつてその間に同期化されるようなクロツ
ク周期は知られていない。何故なら、同期装置の
セツトアツプ時間が無視された第１のクロツク周
期中に同期装置の出力が準安定状態になり、制御
ストローブが無効であると誤つて指示する一方、
実際には２重線路化対の第２の信号が単に遅れて
いるに過ぎないことがあるからである。又第１の
同期装置段のセツトアツプ時間が無視されると、
その段の出力は１クロツク周期の間末知である
（高、低または準安定の何れか）。従来のシステム
では、次のクロツク周期でその出力が判明値とな
るため（同期装置の出力が準安定状態になる危険
を第２の同期化装置台を追加することによつて減
少できるため）、上記の点は問題とならない。し
かし、２重線路化対の２つの信号が同時にサンプ
リングされねばならない２重モジユール形冗長プ
ロセツサシステムでは、周期中に出力が同期化さ
れない可能性は許容できない。 従つて本発明の目的は、冗長プロセツサからの
真−補数冗長対の制御ストローブパルスの前端エ
ツジを、それらパルスの前端エツジが時間的にズ
レる場合に同期化するための手段を提供すること
にある。 本発明の別の目的は、プロセツサの許容差のた
め前端エツジが時間的にズレた有効な真−補数対
である一対の制御ストローブ信号と、障害に発し
たエラーのため有効な真−補数対でない一対の制
御ストローブ信号との間を識別するための手段を
提供することにある。 本発明の別の目的は、同期回路自体内の障害も
エラー状態としてされるように、一対のズレた入
力信号を同期化するための自己検査式同期回路を
提供することにある。 本発明の別の目的は、エラーが伝播する前に、
一時的及び断続的なエラー状態を突き止めること
にある。 （問題点を解決するための手段） 本発明は、真−補数信号対の制御ストローブパ
ルスの前端エツジを、それらパルスの前端エツジ
が時間的にズレる場合に同期化するための新規な
方法及び装置を提供することによつて、従来技術
の欠点を解消するものである。本発明は２つの同
様な回路から成り、各回路が共通のクロツク信号
によつて駆動される３つのＤフリツプフロツプを
使用する。２つの回路は２つのアクテイブー低出
力ORゲートを介して相互に接続され、これら
ORゲートの出力がそれぞれ２つの回路の各々か
ら入力信号を受け取ることによつて同期化が行わ
れる。真−補数対の“真”信号は、第１回路の第
１フリツプフロツプの出力にクロツク入力され
る。真−補数対の“補数”信号は反転され、第２
回路の第１フリツプフロツプの出力にクロツク入
力される。各回路の第１フリツプフロツプの出力
は、次のアクテイブ化クロツク移行時に、各回路
の第２フリツプフロツプの出力にそれぞれクロツ
ク入力される。各回路中の第２フリツプフロツプ
が同期装置の出力に準安定な状態が現われるのを
防止し、もし第１フリツプフロツプ段の“セツト
アツプ”時間終了前にクロツク移行が生じると、
準安定な状態が現われてしまう。第２フリツプフ
ロツプ段と追加のクロツクサイクルにより、第１
フリツプフロツプの出力が第２フリツプフロツプ
へクロツク入力される前に“１”か“０”に安定
化するのに充分な時間を与える。 各回路の第２フリツプフロツプからの出力は、
並列に接続された２つのアクテイブー低入力OR
ゲートの各々の入力に与えられる。同期回路の自
己検査特性を保持するため、単一ゲートの代りに
一対のORゲートが用いられる。これら各ORゲ
ートは、各第２フリツプフロツプ段からの出力を
それぞれの２つの入力とし、２つの回路間におけ
る必要な同期化を与える。各回路のアクテイブー
低入力ORゲートの出力は第３のＤフリツプフロ
ツプに与えられ、これがアクテイブー低入力OR
ゲートからの出力信号を電気的に調整する。各回
路中の第２及び第３フリツプフロツプの両出力が
NANDゲートとアクテイブー低入力ANDゲート
によつてそれぞれ組み合わされ、“補数”及び
“真”の出力信号を同期させて生じる。 同期装置の入力信号の変化が同期装置の出力信
号へ反映されるまでに、３つのクロツクサイクル
が必要である。真−補数出力信号対の前端エツジ
は、真−補数入力信号対の前端エツジが１クロツ
ク周期から一方の回路の第１フリツプフロツプの
最大セツトアツプ時間をマイナスし且つ他方の回
路の第１フリツプフロツプの最小ホールド時間
（つまり入力信号のロジツク状態をＤ入力からＱ
出力へ転送するため、入力信号がクロツク移行後
安定に留まらなければならない短い時間間隔）を
マイナスした値より少なくズレて到着すれば、同
期化される。最大ズレ値を越えた入力信号は、真
−補数入力信号対における障害として検出され
る。好ましい実施例では、真−補数出力信号対の
後端エツジがリセツトラインの同期アクテイブ化
によつて同期化される。 本同期装置は、同期装置の何れの回路要素にお
ける障害も、真−補数出力信号対におけるエラー
として検出されるという点で自己検査式である。 （実施例） 本発明の自己検査式２重線路化前端エツジ同期
の好ましい実施例は、例えば本出願人に護渡され
たS.R.Chandram等による1985年５月10日提出の
係属中の米国特許出願No.733679、「高レベル自己
検査式知能Ｉ／Ｏコントローラ」に記載されてい
るようなＩ／Ｏコントローラを含め、対の信号を
同期させる必要がある多くの分野に適用できる。
係属中の同米国特許出願に記されているように、
Ｉ／Ｏコントローラ（図示せず）は共通のクロツ
クに基きロツクステツプで動作する一対のプロセ
ツサ（図示せず）を用いて障害許容システムを構
成している。それぞれ“真”及び“補数”プロセ
ツサと呼ばれる２つのプロセツサが、各所望の制
御信号と各データ及びアドレスビツト毎に真−補
数対の信号を与える。この冗長性が、障害を許容
するシステムの能力を高める。このような冗長プ
ロセツサシステムを用いるには、臨界時間窓の間
に真−補数の関係が正確に維持且つ検出されるよ
うに、信号対が同期化されることを必要とする。 第１図に示した本発明の同期装置１０は、２つ
の同様な相互に接続された回路５２，５４から成
る。回路５２は次の３種類の信号入力を有する：
Ａ；“CLK”で示したクロツク；及び”
RESET*”で示したリセツト補数（Ｄフリツプ
フロツプ６０，７０及び８０のクリア入力６６，
７６及び８６はそれぞれアクテイブ低）。同様に、
回路５４は次の３種類の信号入力を有する：
A′*；“CLK′”で示したクロツク；及び
“RESET′*”で示したリセツト補数（Ｄフリツプ
フロツプ１６０，１７０及び１８０のクリア入力
１６６，１７６及び１８６はそれぞれアクテイブ
低）。好ましい実施例では、CLKとCLK′が同じ
信号である。ここで、記号“*”は信号の補数を
表わす。 通常の場合、入力信号Ａ及びA′*は真−補数対
の制御ストローブ信号で、それらの前端エツジが
システムの許容差のため時間的にズレることがあ
る。後述するごとく、本発明はズレた両信号Ａ及
びA′*の前端エツジを、出力対Ｇ及びG′*が真−
補数同期対となるように同期化する。つまり本発
明の同期回路は、Ａ及びA′*の前端エツジを、そ
れらエツジ間のズレが１クロツク周期からＤフリ
ツプフロツプ６０の最大セツトアツプ時間をマイ
ナスし且つＤフリツプフロツプ１６０の最小ホー
ルド時間をマイナスした値（逆の場合も真）を越
えないように同期化する。しかし、障害発生時に
は、Ａ及びA′*の入力信号が真−補数関係を持た
ない非同期対となる。Ａ及びA′*信号の前端エツ
ジが１クロツク周期からフリツプフロツプ６０及
び１６０の最大セツトアツプ時間及び最小ホール
ド時間をマイナスした値より大きく分離したかか
る場合には、出力信号Ｇ及びG′*が真−補数対で
なくなり、エラー状態を示す。 第１図を参照すると、回路５２はＤフリツプフ
ロツプ６０，７０及び８０、アクテイブー低入力
を備えたORゲート９０（論理的にはNANDゲー
トと同等）、及びNANDゲート１００から成る。
RESET*信号ラインがクリア入力６６，７６及
び８６に加えられ、Ｄフリツプフロツプ６０，７
０及び８０をそれぞれリセツトする。同様に、回
路５４はＤフリツプフロツプ１６０，１７０及び
１８０、アクテイブー低入力を備えたORゲート
１９０、及びアクテイブー低入力を備えたAND
ゲート２００（論理的にはNORゲートと同等）
から成る。回路５４は更に、A′*信号をそれぞれ
フリツプフロツプ１６０のＤ入力１６２へ与えら
れる前に反転するインバータ１５０を具備する。
RESET′*信号ラインがクリア入力１６６，１７
６及び１８６に加えられ、Ｄフリツプフロツプ１
６０，１７０及び１８０をそれぞれリセツトす
る。同じCLK（CLK′）信号がＤフリツプフロツ
プ６０，７０及び８０のクロツク入力６４，７４
及び８４と、Ｄフリツプフロツプ１６０，１７０
及び１８０クロツク入力１６４，１７４及び１８
４にそれぞれ与えられる。 信号Ａは、フリツプフロツプ６０のＤ入力６２
に与えられる。クロツク入力６４に加えられる
CLK信号が論理“１”から論理“０”へ移行す
ると（“アクテイブなクロツク移行”）、Ｄ入力６
２の論理状態がＱ出力６８へ転送される。但ここ
で、Ｄ入力６２の論理状態は、フリツプフロツプ
６０が安定状態へ達するためのアクテイブなクロ
ツク移行以前（つまり最大セツトアツプ時間）及
び以後（つまり最小ホールド時間）において充分
長く存在していたものとする。アクテイブなクロ
ツク移行以前でＤ入力６２に加えられる論理レベ
ルの移行後にフリツプフロツプ６０が安定状態に
達しないと（つまりセツトアツプ時間中にアクテ
イブなクロツク移行が生じた場合）、Ｑ出力６８
はアクテイブなクロツク移行以後に論理“１”ま
たは論理“０の準安定な状態になる。同様に、ア
クテイブなクロツク移行以後で、Ｄ入力６２に与
えられている論理レベルがＱ出力６８に転送され
た安定状態にフリツプフロツプ６０が達する前に
（つまりフリツプフロツプ６０の最小ホールド時
間終了前に）信号Ａが変化した場合にも、Ｑ出力
６８は論理“１”または論理“０の準安定な状態
になる。すなわち、Ｑ出力６８の論理状態は、上
記のようにフリツプフロツプ６０のセツトアツプ
時間または最小ホールド時間が犯されると不確か
になる。A′*信号の状態変化に続くＤフリツプフ
ロツプ１６０の最小ホールド時間またはセツトア
ツプ時間中にアクテイブなクロツク移行がクロツ
ク入力に生じたときも、上記と同じことがＤフリ
ツプフロツプ１６０のＱ出力１６８に当てはま
る。 Ｑ出力６８はフリツプフロツプ９０のＤ入力７
２は接続されており、従つて両者は同じ論理レベ
ルにある。つまり、フリツプフロツプ６０のセツ
トアツプ時間及び最小ホールド時間が犯されてな
ければ、Ａ入力信号の論理状態が最初のアクテイ
ブなクロツク移行でＱ出力６８とＤ入力７２に転
送され、２回目のアクテイブなクロツク移行でＱ
出力７８に転送される。フリツプフロツプ６０の
セツトアツプ時間または最小ホールド時間が犯さ
れた場合には、２回目のアクテイブなクロツク移
行が生じる時点までにＱ出力６８の論理レベルが
“０”または“１”に安定し、この論理状態（正
しくないこともある）がその時点にフリツプフロ
ツプ７０のＱ出力６８に転送される。しかしこの
場合、Ｄ入力６２の論理状態は２回目のアクテイ
ブなクロツク移行で、Ｑ出力６８（従つてフリツ
プフロツプ７０のＤ入力７２）へ正しく転送され
る。このためフリツプフロツプ６０のセツトアツ
プ時間またはホールド時間が犯された場合には、
後述するように３回目のアクテイブなクロツク移
行までＡ入力信号の論理状態がＱ出力へ転送され
ないことがある。 下方回路５４のフリツプフロツプ１６０と１７
０は、フリツプフロツプ１６０のＤ入力１６２へ
の印加前にインバータ１５０によつて反転される
A′*入力信号に対して同様に作動する。このため
フリツプフロツプ１６０のセツトアツプ時間及び
ホールド時間がいずれも犯されていなければ、
A′*入力信号の論理状態は２回目のアクテイブな
クロツク移行後にフリツプフロツプ１７０のＱ出
力１７７に存在し、A′*信号はインバータ１５０
とフリツプフロツプ１７０によつて２度反転され
ている。同様に、フリツプフロツプ１６０のセツ
トアツプ時間及びホールド時間が犯された場合に
は、A′*入力信号の論理状態は３回目のアクテイ
ブなクロツク移行までＱ出力１７７に転送されな
いことがある。 Ｑ出力１７７は、アクテイブー低入力ORゲー
ト１９０の入力１９４とアクテイブー低入力OR
ゲート９０の入力９４に与えられる。フリツプフ
ロツプ６０のＱ出力７７は、アクテイブー低入力
ORゲート９０の入力９２とアクテイブー低入力
ORゲート１９０の入力１９２に与えられる。後
述するように、アクテイブー低入力ORゲート９
０及び１９０を介した上方回路５２と下方回路５
４の相互接続が、Ａ及びA′*入力信号の前端エツ
ジを同期化する上で重要である。 同期装置１０は、信号Ａの前端エツジが論理
“０”から“１”への移行であり、信号A′*の前
端エツジが論理“１”から“０”への移行である
場合に両入力信号Ａ及びA′*の前端エツジを同期
化するように設計されている。このため、フリツ
プフロツプ６０，１６０のセツトアツプ及びホー
ルド時間が犯されていず、両信号Ａ及びA′*の前
端エツジがすでに２回目のアクテイブなクロツク
移行後に同期化されていると、Ｑ出力７７とＱ出
力１７７は論理“０”である。従つて第２クロツ
クサイクルの間、アクテイブー低入力ORゲート
９０の入力９２，９４及びはアクテイブー低入力
ORゲート１９０の入力１９２，１９４は論理
“０”になり、出力９６と１９６は論理“１”に
なる。出力９６はフリツプフロツプ８０のＤ入力
８２に接続され、出力１９６はフリツプフロツプ
１８０のＤ入力１８２に接続されている。このた
め３回目のアクテイブなクロツク移行では、Ｑ出
力８８が“１”で、Ｑ出力１８７が“０”にな
る。Ｑ出力８８はNANDゲート１００の入力１
０４に接続され、Ｑ出力１８７はアクテイブー低
入力ANDゲート２００の入力２０２に接続され
ている。NANDゲート１００の入力１０２はフ
リツプフロツプ７０のＱ出力７８に接続されてお
り、３回目のアクテイブなクロツク移行後“１”
になる。従つて、NANDゲート１００への両入
力は“１”で、その出力１０６（つまりG*）は
“０”になる。またアクテイブー低入力ANDゲー
ト２００の入力２０４はＱ出力１７７に接続され
ており、３回目のアクテイブなクロツク移行後
“０”になる。従つて、アクテイブー低入力AND
ゲート２００への両入力は“０”で、その出力２
０６（つまりG*）は“１”になる。 NANDゲート１００及びアクテイブー低入力
ANDゲート２００への各入力は、アクテイブー
低入力ORゲート９０及び１９０の各出力９６，
１９６が３回目のアクテイブなクロツク移行でＱ
出力８８及び１８７へ同時に転送されるまで、正
しくない状態にあつてそれぞれの出力１０６，２
０６の論理状態を変化させことによつて、G*と
G′の両前端エツジが同期化される。 信号Ａの前端エツジが最初のアクテイブなクロ
ツク移行前にＤ入力６２に達し、（インバータ１
５０で反転後の）信号A′*が最初のアクテイブな
クロツク移行後にＤ入力１６２に達した場合に
も、G*とG′は３回目のアクテイブなクロツク移
行で同時に状態を変化する。この場合、同期ケー
スについて上述したように、２回目のアクテイブ
なクロツク移行後Ｑ出力７８は“１”、Ｑ出力７
７は“０”であり、Ｑ出力１７７は３回目のアク
テイブなクロツク移行後まで“１”である。従つ
て、２回目のアクテイブなクロツク移行後、アク
テイブー低入力ORゲート９０の入力９２及び９
４はそれぞれ“０”と“１”でその出力96を
“１”とし、他方アクテイブー低入力ORゲート
１９０の入力１９２及び１９４はそれぞれ“０”
と“１”でその出力１９６を“１”とする。その
結果２回目のアクテイブなクロツク移行後、アク
テイブー低入力ANDゲート２００への両入力は
“１”でその出力２０６（つまりG′）は“０”と
なり、他方NANDテート１００への各入力は
“１”と“０”でその出力１０６（つまりG*）は
“１”となる。 ３回目のアクテイブなクロツク移行後、Ｑ出力
１７７は“０”に変化し両入力９４及び１９４を
“０”に変えるが、この入力の組み合わせでもア
クテイブー低入力ORゲート９０，１９０の出力
９６，１９６は“１”に留まる。また３回目のア
クテイブなクロツク移行後、Ｑ出力８８（及び入
力１０４）は“１”、Ｑ出力１８７（及び入力２
０２）は“０”になる。従つて、入力２０２と２
０４は共に“０”で出力２０６（つまりG′）の
状態を“１”に変え、入力１０２と１０４はとも
に“１”で、出力１０６（つまりG*）の状態を
“０”に変える。 （インバータ１５０による反転後の）信号A′*
の前端エツジが最初のアクテイブなクロツク移行
前にＤ入力１６２に達し、信号Ａの前端エツジが
最初のアクテイブなクロツク移行後にＤ入力６２
に達した場合の同期装置１０の動作は、上記した
逆の場合と全く同様である。またフリツプフロツ
プ６２及び１６２のうち一方のセツトアツプ時間
または他方（あるいは両方）のホールド時間が犯
された場合にも、同期装置１０の動作は全く同様
である。 Ａ及びA′*の後端エツジは、RESET*及び
RESET′*両信号を同期印加し、それぞれアクテ
イブー低入力６６，７６，８６，１６６，１７６
及び１８６をクリアすることによつて同期化でき
る。RESET*及びRESET′*の両信号を加えると、
Ｑ出力が“０”、Ｑ出力が“１”になる。従つて、
入力１０２と１０４はともに“０”で出力１０６
（つまりG*）の状態を“１”に変え、入力２０２
と２０４はともに“１”で、出力２０６（つまり
G′）の状態を“０”に変える。同期リセツト信
号RESET*及びRESET′*の印加を第２図に示す。 それぞれここでは“ネツト”と呼ぶ同期装置１
０の18箇所の回路ノードにおける信号を次に示す
（ネツト番号／ネツト名）：１／Ａ；２／A′*；
３／CLK；４／CLK′；５／PESET*；６／
RESET′*；７／G*；８／G′；９／Ｂ；10／Ｃ；
11／C*；12／C′*；13／Ｄ；14／Ｅ；15／A′；
16／B′；17／D′；及び18／E′*。６つの入力信号
（つまりA′*、Ａ、CLK′、CLK、RESET′*及び
RESET*）と２つの出力信号（つまりG*及びG′）
間の関係を第２〜５図に概略的に示す。 第２図では、３対の入力信号の各々と一対の出
力信号の２つの信号が相互に同期化されている。
第３図では、信号Ａ及びA′*の両前端エツジが同
期化されていない（つまりＡの前端エツジの方が
A′*の前端エツジより先行している）にもかかわ
らず、同期装置１０は同期したG*及びG′の真−
補数対を出力している。また第３図は、
RESET*及びRESET′*両信号を同期アクテイブ
化していないので、G*及びG′の後端エツジが同
期化されていないことを示している。さらに第３
図は、信号A′*の障害（つまりＡ及びA′*が真−
補数対でないこと）に基く入力対によつて、出力
対G*及びG′が真−補数対でなくなり、障害の存
在を指示していることも表わしている。第４図で
は、信号A′*の前端エツジが信号Ａの前端エツジ
より先行しているにもかかわらず、同期装置１０
はそれぞれの前端エツジが同期した出力信号G*
及びG′を発生している。また第５図では、信号
Ａ中のエラーによつて出力対G*及びG′が真−補
数対でなくなり、入力エラーを生じた障害が存在
することを指示している。 本明細書末尾の第１表は、53種類の入力信号の
組み合わせが順次加えられた時のG*及びG′の出
力状態を示している。第１表は全て、同期入力に
対してのものである。従つて、第１表はＡ及び
A′*の移行間におけるズレは示していない。第１
表中のパターン１１から１８に示すように、入力
信号Ａが“１”に切り換わり、入力信号A′*が
“０”に切り換わると、第３のクロツクサイクル
以後の間に出力G*が“０”に切り換わり、出力
G′が“１”に切り換わる（つまり第１表のパタ
ーン１８）。 同期回路１０の別の重要な特徴は自己検査式で
あつて、同期装置１０のいずれにおける回路要素
の障害も真−補数対でない出力信号G*及びG′を
生じる点にある。このようなエラーは、両信号
G*及びＧを受け取る回路（図示せず）によつて
検出される。同期回路１０の自己検査の特徴はそ
の一部において、各回路５２及び５４からアクテ
イブ−低入力ORゲート９０及び１９０の両方へ
与えられる入力に基いて確立される両回路５２と
５４間の相互関係により達成される。 本明細書末尾の第２表に示すように、エラーを
生じている同期装置１０内の障害の性質（つまり
０または１どちらに固定しているか）および位置
（つまりどのネツトが０又は１に固定されている
か）を判定するため、同期装置１０はさまざまな
診断パターンの入力信号でテストできる。好まし
い実施例では、ネツトを０または１に固定させて
いる障害が、第１表のパターン１〜19を同期装置
１０へ順次印加することによつて検出される。同
期装置１０の１８このネツトのうちいずれかにお
ける０または１に固定された障害は、各特定のパ
ターンについて出力G*（ネツト７）あるいは
G′（ネツト８）のどちらかで矛盾を生じる。例え
ば第２表中の第１ラインは、パターン１に対する
ネツト７の出力の矛盾がネツト７の０への固定を
指示することを表わしている。またパターン８に
対するネツト７の出力の矛盾は、ネツト７が１へ
固定されていることを反映している。 尚、同期装置１０の自己検査法では、ある特定
のパターンが幾つかの障害のうちいずれかを指示
できること（例えばパターン１８は多数の異なつ
たネツトの中で０または１に固定されている障害
を指示すること）に注意されたい。出力G′また
はG*にエラーを生じている特定の障害が識別さ
れるように、各障害毎に特定のパターンを与える
回路を開発することも可能である。しかし好まし
い実施例では、障害を特定のネツトへ隔離する必
要はない。同期回路１０内のいずれかに障害が存
在することを求められれば充分である。 以上本発明の好ましい実施例を例示し説明した
が、本発明はここに開示した構成に限られず、特
許請求の範囲に限定された発明の範囲に含まれる
全ての変形及び変更に対する権利も保留されてい
ることが理解されるべきである。
所望の事象を生ぜしめるため該対の両信号が所定
の時間窓内で有効でなければならないような２重
モジユール形冗長プロセツサシステムで使われる
デジタル制御信号の前端エツジを同期化するデジ
タル信号同期装置及び方法に関する。本発明の同
期回路は自己検査式で、入力信号の他同期回路自
体内のエラーも検出して報告する。 （従来の技術） 当該分野では、メモリとＩ／Ｏ装置等２つの独
立なユニツト間におけるデータの伝送を、かかる
伝送を同期化する制御ストロープパルスを使つて
制御することは知られている。M.Morris
Mano，Computer System Architecture，p.411
（1976）を参照。一般に、プロセツサからの制御
ストローブ信号がタイミング信号と共にANDゲ
ートに与えられ、ANDゲートの出力が作動すべ
きＩ／Ｏ装置に与えられて、そのＩ／Ｏ装置が正
しい時点でデータを受信または発信するように作
動するかどうかを確かめる。さもないと、システ
ム内のデータが汚染される恐れがある。このよう
な状況下では、１つの制御ストローブ信号とクロ
ツクパルスの間でだけ同期化が必要である。しか
し、後述するように、２つの冗長プロセツサが含
まれる場合には、２つのプロセツサの各々から発
生される冗長制御ストローブ信号間においても同
期化が必要である。 Motorola社製MC68000マイクロプロセツサ等
代表的なプロセツサでは、メモリマツプ式読取及
び書込のためのＩ／Ｏ装置との交信を制御するの
に、次の５種類のストローブラインが使われてい
る：アドレスストローブ（AS*）；上位データバ
イトストローブ（UDS*）；下位データバイトス
トローブ（LDS*）；データ認知ストローブ
（DTACK*）；及び読み／書きストローブ（Ｒ／
W*）。このような制御ストローブパルスは持続時
間が比較的短い。ハードウエアの製造に固有な物
理的な許容限界のため、両プロセツサが共通のク
ロツクによりロツクステツプで駆動されても、か
かる制御ストローブパルス前端エツジの時間位置
は個々のプロセツサにより許容限界の範囲にわた
つて変化する。従つて、同一型の２つのプロセツ
サでも同じ入力について、時間の持続及び位置両
方においてわずかに異なつた制御ストローブを生
じる。 制御ストローブパルスの持続時間とタイミング
におけるプロセツサの通常許容範囲でのこうした
変化は、多くの分野において問題を生じない。し
かし、一対のプロセツサがロツクステツプで動作
され、各プロセツサからの冗長制御ストローブが
いずれかの制御ストローブを有効と認識するのに
同期されていなければならないような場合には、
上記の変化が問題を引き起こす。 例えば、本出願人に護渡された による1958年 月 日提出の係属中の米国特許出
願No.． 、「Ｉ／Ｏコントローラ用ロツク
ステツプ、２重モジユール形冗長プロセツサシス
テム」に記載されたような２重モジユール形冗長
プロセツサシステムでは、冗長制御ストローブが
使われている。かかるシステムは、データの完全
性が特に重要であるような用余を意図している。
上記係属中の米国特許出願に記されたシステムの
構成要素に障害が生じた場合にデータの完全性を
維持するのに使われている方法は、システムの各
部を冗長化することにある。 高速の処理では、冗長制御ストローブが狭い時
間窓内で同期して交信されねばならない。２つの
制御信号パルスの前端エツジがその狭い時間窓内
で両パルスが受け取られないほどズレているか、
あるいはいずれかの信号が時間窓中正しい状態に
ないと、それらが制御している状態が作動されな
くなつてしまう。従つて、制御ストローブの前端
エツジは時間的にズレてはならない。 共通クロツクからのロツクステツプで動作する
冗長対のプロセツサが冗長性を発生するシステム
においても、プロセツサの設計及び製造上の許容
差のため、２重線路化信号（すなわち一方のプロ
セツサからの“真”の制御ストローブ信号と他方
のプロセツサからの“補数”の制御ストローブ信
号）は、そのような制御ストローブが有効として
取り扱われるのに必要な時間窓中適切な状態にな
らないことがある。相互にズレた制御ストローブ
は、例えば、一方のプロセツサが許容限界範囲の
下端で動作するのに対し、他方のプロセツサがそ
の上端近くで動作する場合に結果する。プロセツ
サにおけるこのようなタイミングの許容限界によ
つて、２つのプロセツサからの制御ストローブ信
号が時間的にズレて装置に達するため、装置は到
来した２重線路化制御ストローブ信号を無効とし
て取り扱う。このため、２つのプロセツサからの
制御ストローブ信号を同期化する必要がある。 （発明が解決しようとする問題点） 同期化装置の性質上、２つの信号が上記の従来
装置によつてその間に同期化されるようなクロツ
ク周期は知られていない。何故なら、同期装置の
セツトアツプ時間が無視された第１のクロツク周
期中に同期装置の出力が準安定状態になり、制御
ストローブが無効であると誤つて指示する一方、
実際には２重線路化対の第２の信号が単に遅れて
いるに過ぎないことがあるからである。又第１の
同期装置段のセツトアツプ時間が無視されると、
その段の出力は１クロツク周期の間末知である
（高、低または準安定の何れか）。従来のシステム
では、次のクロツク周期でその出力が判明値とな
るため（同期装置の出力が準安定状態になる危険
を第２の同期化装置台を追加することによつて減
少できるため）、上記の点は問題とならない。し
かし、２重線路化対の２つの信号が同時にサンプ
リングされねばならない２重モジユール形冗長プ
ロセツサシステムでは、周期中に出力が同期化さ
れない可能性は許容できない。 従つて本発明の目的は、冗長プロセツサからの
真−補数冗長対の制御ストローブパルスの前端エ
ツジを、それらパルスの前端エツジが時間的にズ
レる場合に同期化するための手段を提供すること
にある。 本発明の別の目的は、プロセツサの許容差のた
め前端エツジが時間的にズレた有効な真−補数対
である一対の制御ストローブ信号と、障害に発し
たエラーのため有効な真−補数対でない一対の制
御ストローブ信号との間を識別するための手段を
提供することにある。 本発明の別の目的は、同期回路自体内の障害も
エラー状態としてされるように、一対のズレた入
力信号を同期化するための自己検査式同期回路を
提供することにある。 本発明の別の目的は、エラーが伝播する前に、
一時的及び断続的なエラー状態を突き止めること
にある。 （問題点を解決するための手段） 本発明は、真−補数信号対の制御ストローブパ
ルスの前端エツジを、それらパルスの前端エツジ
が時間的にズレる場合に同期化するための新規な
方法及び装置を提供することによつて、従来技術
の欠点を解消するものである。本発明は２つの同
様な回路から成り、各回路が共通のクロツク信号
によつて駆動される３つのＤフリツプフロツプを
使用する。２つの回路は２つのアクテイブー低出
力ORゲートを介して相互に接続され、これら
ORゲートの出力がそれぞれ２つの回路の各々か
ら入力信号を受け取ることによつて同期化が行わ
れる。真−補数対の“真”信号は、第１回路の第
１フリツプフロツプの出力にクロツク入力され
る。真−補数対の“補数”信号は反転され、第２
回路の第１フリツプフロツプの出力にクロツク入
力される。各回路の第１フリツプフロツプの出力
は、次のアクテイブ化クロツク移行時に、各回路
の第２フリツプフロツプの出力にそれぞれクロツ
ク入力される。各回路中の第２フリツプフロツプ
が同期装置の出力に準安定な状態が現われるのを
防止し、もし第１フリツプフロツプ段の“セツト
アツプ”時間終了前にクロツク移行が生じると、
準安定な状態が現われてしまう。第２フリツプフ
ロツプ段と追加のクロツクサイクルにより、第１
フリツプフロツプの出力が第２フリツプフロツプ
へクロツク入力される前に“１”か“０”に安定
化するのに充分な時間を与える。 各回路の第２フリツプフロツプからの出力は、
並列に接続された２つのアクテイブー低入力OR
ゲートの各々の入力に与えられる。同期回路の自
己検査特性を保持するため、単一ゲートの代りに
一対のORゲートが用いられる。これら各ORゲ
ートは、各第２フリツプフロツプ段からの出力を
それぞれの２つの入力とし、２つの回路間におけ
る必要な同期化を与える。各回路のアクテイブー
低入力ORゲートの出力は第３のＤフリツプフロ
ツプに与えられ、これがアクテイブー低入力OR
ゲートからの出力信号を電気的に調整する。各回
路中の第２及び第３フリツプフロツプの両出力が
NANDゲートとアクテイブー低入力ANDゲート
によつてそれぞれ組み合わされ、“補数”及び
“真”の出力信号を同期させて生じる。 同期装置の入力信号の変化が同期装置の出力信
号へ反映されるまでに、３つのクロツクサイクル
が必要である。真−補数出力信号対の前端エツジ
は、真−補数入力信号対の前端エツジが１クロツ
ク周期から一方の回路の第１フリツプフロツプの
最大セツトアツプ時間をマイナスし且つ他方の回
路の第１フリツプフロツプの最小ホールド時間
（つまり入力信号のロジツク状態をＤ入力からＱ
出力へ転送するため、入力信号がクロツク移行後
安定に留まらなければならない短い時間間隔）を
マイナスした値より少なくズレて到着すれば、同
期化される。最大ズレ値を越えた入力信号は、真
−補数入力信号対における障害として検出され
る。好ましい実施例では、真−補数出力信号対の
後端エツジがリセツトラインの同期アクテイブ化
によつて同期化される。 本同期装置は、同期装置の何れの回路要素にお
ける障害も、真−補数出力信号対におけるエラー
として検出されるという点で自己検査式である。 （実施例） 本発明の自己検査式２重線路化前端エツジ同期
の好ましい実施例は、例えば本出願人に護渡され
たS.R.Chandram等による1985年５月10日提出の
係属中の米国特許出願No.733679、「高レベル自己
検査式知能Ｉ／Ｏコントローラ」に記載されてい
るようなＩ／Ｏコントローラを含め、対の信号を
同期させる必要がある多くの分野に適用できる。
係属中の同米国特許出願に記されているように、
Ｉ／Ｏコントローラ（図示せず）は共通のクロツ
クに基きロツクステツプで動作する一対のプロセ
ツサ（図示せず）を用いて障害許容システムを構
成している。それぞれ“真”及び“補数”プロセ
ツサと呼ばれる２つのプロセツサが、各所望の制
御信号と各データ及びアドレスビツト毎に真−補
数対の信号を与える。この冗長性が、障害を許容
するシステムの能力を高める。このような冗長プ
ロセツサシステムを用いるには、臨界時間窓の間
に真−補数の関係が正確に維持且つ検出されるよ
うに、信号対が同期化されることを必要とする。 第１図に示した本発明の同期装置１０は、２つ
の同様な相互に接続された回路５２，５４から成
る。回路５２は次の３種類の信号入力を有する：
Ａ；“CLK”で示したクロツク；及び”
RESET*”で示したリセツト補数（Ｄフリツプ
フロツプ６０，７０及び８０のクリア入力６６，
７６及び８６はそれぞれアクテイブ低）。同様に、
回路５４は次の３種類の信号入力を有する：
A′*；“CLK′”で示したクロツク；及び
“RESET′*”で示したリセツト補数（Ｄフリツプ
フロツプ１６０，１７０及び１８０のクリア入力
１６６，１７６及び１８６はそれぞれアクテイブ
低）。好ましい実施例では、CLKとCLK′が同じ
信号である。ここで、記号“*”は信号の補数を
表わす。 通常の場合、入力信号Ａ及びA′*は真−補数対
の制御ストローブ信号で、それらの前端エツジが
システムの許容差のため時間的にズレることがあ
る。後述するごとく、本発明はズレた両信号Ａ及
びA′*の前端エツジを、出力対Ｇ及びG′*が真−
補数同期対となるように同期化する。つまり本発
明の同期回路は、Ａ及びA′*の前端エツジを、そ
れらエツジ間のズレが１クロツク周期からＤフリ
ツプフロツプ６０の最大セツトアツプ時間をマイ
ナスし且つＤフリツプフロツプ１６０の最小ホー
ルド時間をマイナスした値（逆の場合も真）を越
えないように同期化する。しかし、障害発生時に
は、Ａ及びA′*の入力信号が真−補数関係を持た
ない非同期対となる。Ａ及びA′*信号の前端エツ
ジが１クロツク周期からフリツプフロツプ６０及
び１６０の最大セツトアツプ時間及び最小ホール
ド時間をマイナスした値より大きく分離したかか
る場合には、出力信号Ｇ及びG′*が真−補数対で
なくなり、エラー状態を示す。 第１図を参照すると、回路５２はＤフリツプフ
ロツプ６０，７０及び８０、アクテイブー低入力
を備えたORゲート９０（論理的にはNANDゲー
トと同等）、及びNANDゲート１００から成る。
RESET*信号ラインがクリア入力６６，７６及
び８６に加えられ、Ｄフリツプフロツプ６０，７
０及び８０をそれぞれリセツトする。同様に、回
路５４はＤフリツプフロツプ１６０，１７０及び
１８０、アクテイブー低入力を備えたORゲート
１９０、及びアクテイブー低入力を備えたAND
ゲート２００（論理的にはNORゲートと同等）
から成る。回路５４は更に、A′*信号をそれぞれ
フリツプフロツプ１６０のＤ入力１６２へ与えら
れる前に反転するインバータ１５０を具備する。
RESET′*信号ラインがクリア入力１６６，１７
６及び１８６に加えられ、Ｄフリツプフロツプ１
６０，１７０及び１８０をそれぞれリセツトす
る。同じCLK（CLK′）信号がＤフリツプフロツ
プ６０，７０及び８０のクロツク入力６４，７４
及び８４と、Ｄフリツプフロツプ１６０，１７０
及び１８０クロツク入力１６４，１７４及び１８
４にそれぞれ与えられる。 信号Ａは、フリツプフロツプ６０のＤ入力６２
に与えられる。クロツク入力６４に加えられる
CLK信号が論理“１”から論理“０”へ移行す
ると（“アクテイブなクロツク移行”）、Ｄ入力６
２の論理状態がＱ出力６８へ転送される。但ここ
で、Ｄ入力６２の論理状態は、フリツプフロツプ
６０が安定状態へ達するためのアクテイブなクロ
ツク移行以前（つまり最大セツトアツプ時間）及
び以後（つまり最小ホールド時間）において充分
長く存在していたものとする。アクテイブなクロ
ツク移行以前でＤ入力６２に加えられる論理レベ
ルの移行後にフリツプフロツプ６０が安定状態に
達しないと（つまりセツトアツプ時間中にアクテ
イブなクロツク移行が生じた場合）、Ｑ出力６８
はアクテイブなクロツク移行以後に論理“１”ま
たは論理“０の準安定な状態になる。同様に、ア
クテイブなクロツク移行以後で、Ｄ入力６２に与
えられている論理レベルがＱ出力６８に転送され
た安定状態にフリツプフロツプ６０が達する前に
（つまりフリツプフロツプ６０の最小ホールド時
間終了前に）信号Ａが変化した場合にも、Ｑ出力
６８は論理“１”または論理“０の準安定な状態
になる。すなわち、Ｑ出力６８の論理状態は、上
記のようにフリツプフロツプ６０のセツトアツプ
時間または最小ホールド時間が犯されると不確か
になる。A′*信号の状態変化に続くＤフリツプフ
ロツプ１６０の最小ホールド時間またはセツトア
ツプ時間中にアクテイブなクロツク移行がクロツ
ク入力に生じたときも、上記と同じことがＤフリ
ツプフロツプ１６０のＱ出力１６８に当てはま
る。 Ｑ出力６８はフリツプフロツプ９０のＤ入力７
２は接続されており、従つて両者は同じ論理レベ
ルにある。つまり、フリツプフロツプ６０のセツ
トアツプ時間及び最小ホールド時間が犯されてな
ければ、Ａ入力信号の論理状態が最初のアクテイ
ブなクロツク移行でＱ出力６８とＤ入力７２に転
送され、２回目のアクテイブなクロツク移行でＱ
出力７８に転送される。フリツプフロツプ６０の
セツトアツプ時間または最小ホールド時間が犯さ
れた場合には、２回目のアクテイブなクロツク移
行が生じる時点までにＱ出力６８の論理レベルが
“０”または“１”に安定し、この論理状態（正
しくないこともある）がその時点にフリツプフロ
ツプ７０のＱ出力６８に転送される。しかしこの
場合、Ｄ入力６２の論理状態は２回目のアクテイ
ブなクロツク移行で、Ｑ出力６８（従つてフリツ
プフロツプ７０のＤ入力７２）へ正しく転送され
る。このためフリツプフロツプ６０のセツトアツ
プ時間またはホールド時間が犯された場合には、
後述するように３回目のアクテイブなクロツク移
行までＡ入力信号の論理状態がＱ出力へ転送され
ないことがある。 下方回路５４のフリツプフロツプ１６０と１７
０は、フリツプフロツプ１６０のＤ入力１６２へ
の印加前にインバータ１５０によつて反転される
A′*入力信号に対して同様に作動する。このため
フリツプフロツプ１６０のセツトアツプ時間及び
ホールド時間がいずれも犯されていなければ、
A′*入力信号の論理状態は２回目のアクテイブな
クロツク移行後にフリツプフロツプ１７０のＱ出
力１７７に存在し、A′*信号はインバータ１５０
とフリツプフロツプ１７０によつて２度反転され
ている。同様に、フリツプフロツプ１６０のセツ
トアツプ時間及びホールド時間が犯された場合に
は、A′*入力信号の論理状態は３回目のアクテイ
ブなクロツク移行までＱ出力１７７に転送されな
いことがある。 Ｑ出力１７７は、アクテイブー低入力ORゲー
ト１９０の入力１９４とアクテイブー低入力OR
ゲート９０の入力９４に与えられる。フリツプフ
ロツプ６０のＱ出力７７は、アクテイブー低入力
ORゲート９０の入力９２とアクテイブー低入力
ORゲート１９０の入力１９２に与えられる。後
述するように、アクテイブー低入力ORゲート９
０及び１９０を介した上方回路５２と下方回路５
４の相互接続が、Ａ及びA′*入力信号の前端エツ
ジを同期化する上で重要である。 同期装置１０は、信号Ａの前端エツジが論理
“０”から“１”への移行であり、信号A′*の前
端エツジが論理“１”から“０”への移行である
場合に両入力信号Ａ及びA′*の前端エツジを同期
化するように設計されている。このため、フリツ
プフロツプ６０，１６０のセツトアツプ及びホー
ルド時間が犯されていず、両信号Ａ及びA′*の前
端エツジがすでに２回目のアクテイブなクロツク
移行後に同期化されていると、Ｑ出力７７とＱ出
力１７７は論理“０”である。従つて第２クロツ
クサイクルの間、アクテイブー低入力ORゲート
９０の入力９２，９４及びはアクテイブー低入力
ORゲート１９０の入力１９２，１９４は論理
“０”になり、出力９６と１９６は論理“１”に
なる。出力９６はフリツプフロツプ８０のＤ入力
８２に接続され、出力１９６はフリツプフロツプ
１８０のＤ入力１８２に接続されている。このた
め３回目のアクテイブなクロツク移行では、Ｑ出
力８８が“１”で、Ｑ出力１８７が“０”にな
る。Ｑ出力８８はNANDゲート１００の入力１
０４に接続され、Ｑ出力１８７はアクテイブー低
入力ANDゲート２００の入力２０２に接続され
ている。NANDゲート１００の入力１０２はフ
リツプフロツプ７０のＱ出力７８に接続されてお
り、３回目のアクテイブなクロツク移行後“１”
になる。従つて、NANDゲート１００への両入
力は“１”で、その出力１０６（つまりG*）は
“０”になる。またアクテイブー低入力ANDゲー
ト２００の入力２０４はＱ出力１７７に接続され
ており、３回目のアクテイブなクロツク移行後
“０”になる。従つて、アクテイブー低入力AND
ゲート２００への両入力は“０”で、その出力２
０６（つまりG*）は“１”になる。 NANDゲート１００及びアクテイブー低入力
ANDゲート２００への各入力は、アクテイブー
低入力ORゲート９０及び１９０の各出力９６，
１９６が３回目のアクテイブなクロツク移行でＱ
出力８８及び１８７へ同時に転送されるまで、正
しくない状態にあつてそれぞれの出力１０６，２
０６の論理状態を変化させことによつて、G*と
G′の両前端エツジが同期化される。 信号Ａの前端エツジが最初のアクテイブなクロ
ツク移行前にＤ入力６２に達し、（インバータ１
５０で反転後の）信号A′*が最初のアクテイブな
クロツク移行後にＤ入力１６２に達した場合に
も、G*とG′は３回目のアクテイブなクロツク移
行で同時に状態を変化する。この場合、同期ケー
スについて上述したように、２回目のアクテイブ
なクロツク移行後Ｑ出力７８は“１”、Ｑ出力７
７は“０”であり、Ｑ出力１７７は３回目のアク
テイブなクロツク移行後まで“１”である。従つ
て、２回目のアクテイブなクロツク移行後、アク
テイブー低入力ORゲート９０の入力９２及び９
４はそれぞれ“０”と“１”でその出力96を
“１”とし、他方アクテイブー低入力ORゲート
１９０の入力１９２及び１９４はそれぞれ“０”
と“１”でその出力１９６を“１”とする。その
結果２回目のアクテイブなクロツク移行後、アク
テイブー低入力ANDゲート２００への両入力は
“１”でその出力２０６（つまりG′）は“０”と
なり、他方NANDテート１００への各入力は
“１”と“０”でその出力１０６（つまりG*）は
“１”となる。 ３回目のアクテイブなクロツク移行後、Ｑ出力
１７７は“０”に変化し両入力９４及び１９４を
“０”に変えるが、この入力の組み合わせでもア
クテイブー低入力ORゲート９０，１９０の出力
９６，１９６は“１”に留まる。また３回目のア
クテイブなクロツク移行後、Ｑ出力８８（及び入
力１０４）は“１”、Ｑ出力１８７（及び入力２
０２）は“０”になる。従つて、入力２０２と２
０４は共に“０”で出力２０６（つまりG′）の
状態を“１”に変え、入力１０２と１０４はとも
に“１”で、出力１０６（つまりG*）の状態を
“０”に変える。 （インバータ１５０による反転後の）信号A′*
の前端エツジが最初のアクテイブなクロツク移行
前にＤ入力１６２に達し、信号Ａの前端エツジが
最初のアクテイブなクロツク移行後にＤ入力６２
に達した場合の同期装置１０の動作は、上記した
逆の場合と全く同様である。またフリツプフロツ
プ６２及び１６２のうち一方のセツトアツプ時間
または他方（あるいは両方）のホールド時間が犯
された場合にも、同期装置１０の動作は全く同様
である。 Ａ及びA′*の後端エツジは、RESET*及び
RESET′*両信号を同期印加し、それぞれアクテ
イブー低入力６６，７６，８６，１６６，１７６
及び１８６をクリアすることによつて同期化でき
る。RESET*及びRESET′*の両信号を加えると、
Ｑ出力が“０”、Ｑ出力が“１”になる。従つて、
入力１０２と１０４はともに“０”で出力１０６
（つまりG*）の状態を“１”に変え、入力２０２
と２０４はともに“１”で、出力２０６（つまり
G′）の状態を“０”に変える。同期リセツト信
号RESET*及びRESET′*の印加を第２図に示す。 それぞれここでは“ネツト”と呼ぶ同期装置１
０の18箇所の回路ノードにおける信号を次に示す
（ネツト番号／ネツト名）：１／Ａ；２／A′*；
３／CLK；４／CLK′；５／PESET*；６／
RESET′*；７／G*；８／G′；９／Ｂ；10／Ｃ；
11／C*；12／C′*；13／Ｄ；14／Ｅ；15／A′；
16／B′；17／D′；及び18／E′*。６つの入力信号
（つまりA′*、Ａ、CLK′、CLK、RESET′*及び
RESET*）と２つの出力信号（つまりG*及びG′）
間の関係を第２〜５図に概略的に示す。 第２図では、３対の入力信号の各々と一対の出
力信号の２つの信号が相互に同期化されている。
第３図では、信号Ａ及びA′*の両前端エツジが同
期化されていない（つまりＡの前端エツジの方が
A′*の前端エツジより先行している）にもかかわ
らず、同期装置１０は同期したG*及びG′の真−
補数対を出力している。また第３図は、
RESET*及びRESET′*両信号を同期アクテイブ
化していないので、G*及びG′の後端エツジが同
期化されていないことを示している。さらに第３
図は、信号A′*の障害（つまりＡ及びA′*が真−
補数対でないこと）に基く入力対によつて、出力
対G*及びG′が真−補数対でなくなり、障害の存
在を指示していることも表わしている。第４図で
は、信号A′*の前端エツジが信号Ａの前端エツジ
より先行しているにもかかわらず、同期装置１０
はそれぞれの前端エツジが同期した出力信号G*
及びG′を発生している。また第５図では、信号
Ａ中のエラーによつて出力対G*及びG′が真−補
数対でなくなり、入力エラーを生じた障害が存在
することを指示している。 本明細書末尾の第１表は、53種類の入力信号の
組み合わせが順次加えられた時のG*及びG′の出
力状態を示している。第１表は全て、同期入力に
対してのものである。従つて、第１表はＡ及び
A′*の移行間におけるズレは示していない。第１
表中のパターン１１から１８に示すように、入力
信号Ａが“１”に切り換わり、入力信号A′*が
“０”に切り換わると、第３のクロツクサイクル
以後の間に出力G*が“０”に切り換わり、出力
G′が“１”に切り換わる（つまり第１表のパタ
ーン１８）。 同期回路１０の別の重要な特徴は自己検査式で
あつて、同期装置１０のいずれにおける回路要素
の障害も真−補数対でない出力信号G*及びG′を
生じる点にある。このようなエラーは、両信号
G*及びＧを受け取る回路（図示せず）によつて
検出される。同期回路１０の自己検査の特徴はそ
の一部において、各回路５２及び５４からアクテ
イブ−低入力ORゲート９０及び１９０の両方へ
与えられる入力に基いて確立される両回路５２と
５４間の相互関係により達成される。 本明細書末尾の第２表に示すように、エラーを
生じている同期装置１０内の障害の性質（つまり
０または１どちらに固定しているか）および位置
（つまりどのネツトが０又は１に固定されている
か）を判定するため、同期装置１０はさまざまな
診断パターンの入力信号でテストできる。好まし
い実施例では、ネツトを０または１に固定させて
いる障害が、第１表のパターン１〜19を同期装置
１０へ順次印加することによつて検出される。同
期装置１０の１８このネツトのうちいずれかにお
ける０または１に固定された障害は、各特定のパ
ターンについて出力G*（ネツト７）あるいは
G′（ネツト８）のどちらかで矛盾を生じる。例え
ば第２表中の第１ラインは、パターン１に対する
ネツト７の出力の矛盾がネツト７の０への固定を
指示することを表わしている。またパターン８に
対するネツト７の出力の矛盾は、ネツト７が１へ
固定されていることを反映している。 尚、同期装置１０の自己検査法では、ある特定
のパターンが幾つかの障害のうちいずれかを指示
できること（例えばパターン１８は多数の異なつ
たネツトの中で０または１に固定されている障害
を指示すること）に注意されたい。出力G′また
はG*にエラーを生じている特定の障害が識別さ
れるように、各障害毎に特定のパターンを与える
回路を開発することも可能である。しかし好まし
い実施例では、障害を特定のネツトへ隔離する必
要はない。同期回路１０内のいずれかに障害が存
在することを求められれば充分である。 以上本発明の好ましい実施例を例示し説明した
が、本発明はここに開示した構成に限られず、特
許請求の範囲に限定された発明の範囲に含まれる
全ての変形及び変更に対する権利も保留されてい
ることが理解されるべきである。
【表】
【表】
【表】
第１図は本発明の２重線路化前端エツジ同期回
路の概略図；第２図は同期化真−補数入力対に応
じた本発明の同期装置の出力を示すタイミング
図；第３図はまずズレた真−補数入力対次いで
A′*入力信号エラーに応じた本発明の同期装置の
出力を示すタイミング図；第４図は反対にズレた
真−補数入力対に応じた本発明の同期装置の出力
を示すタイミング図；及び第５図はＡ入力信号の
エラーに応じた本発明の同期装置の出力を示すタ
イミング図である。 １０……同期装置、５２，５４……第１及び第
２遅延手段、６０，７０，８０；１６０，１７
０，１８０……フリツプフロツプ手段、９０，１
００……第１ゲート手段、１５０……インバータ
手段、１９０，２００……第２ゲート手段。
路の概略図；第２図は同期化真−補数入力対に応
じた本発明の同期装置の出力を示すタイミング
図；第３図はまずズレた真−補数入力対次いで
A′*入力信号エラーに応じた本発明の同期装置の
出力を示すタイミング図；第４図は反対にズレた
真−補数入力対に応じた本発明の同期装置の出力
を示すタイミング図；及び第５図はＡ入力信号の
エラーに応じた本発明の同期装置の出力を示すタ
イミング図である。 １０……同期装置、５２，５４……第１及び第
２遅延手段、６０，７０，８０；１６０，１７
０，１８０……フリツプフロツプ手段、９０，１
００……第１ゲート手段、１５０……インバータ
手段、１９０，２００……第２ゲート手段。
Claims (1)
- 【特許請求の範囲】 １ 相互に所定の関係を持つ一対のデジタル信号
の前端エツジを同期化する装置であつて：一対の
デジタル信号の第１入力信号を受取り、該第１入
力信号の論理状態を記憶する第１の遅延手段で、
該第１遅延手段が所定の時間間隔で第１入力信号
に対して所定の関係の論理状態を有する第１の中
間信号を発生し、該第１中間信号の論理状態が複
数の時間間隔の間一定の論理状態に留まること； 一対のデジタル信号の第２入力信号を受取り、
該第２入力信号の論理状態を記憶する第２の遅延
手段で、該第２遅延手段が所定の時間間隔で第１
入力信号に対して所定の関係の論理状態を有する
第２の中間信号を発生し、該第２中間信号の論理
状態が複数の時間間隔の間一定の論理状態に留ま
ること； 上記第１及び第２中間信号を受取り、第１入力
信号と同じ論理状態を持つ第１出力信号を発生す
る第１のゲート手段で、該第１出力信号の論理状
態が第１及び第２両中間信号の論理状態に依存す
ること； 上記第１及び第２中間信号を受取り、第２入力
信号と同じ論理状態を持つ第２出力信号を発生す
る第２のゲート手段で、該第２出力信号の論理状
態が第１及び第２両中間信号の論理状態に依存す
ること；を備え 第１及び第２出力信号の論理状態が、第１及び
第２入力信号の論理状態の変化後に同時に変化す
る装置。 ２ 第１及び第２遅延手段が各々３つのフリツプ
フロツプ段から成る特許請求の範囲第１項記載の
装置。 ３ 第１ゲート手段が第１及び第2NANDゲート
手段から成り、第1NANDゲート手段が第１遅延
手段の３つのフリツプフロツプ段のうち第２及び
第３段間に介設され、第2NANDゲート手段が第
1NANDゲート手段からの出力と第１遅延手段の
３つのフリツプフロツプ段のうち第２段からの出
力とを受取り、第２ゲート手段が第3NANDゲー
ト手段と第1NORゲート手段から成り、第
3NANDゲート手段が第２遅延手段の３つのフリ
ツプフロツプ段のうち第２及び第３段間に介設さ
れ、第1NORゲート手段が第3NANDゲート手段
からの出力と第２遅延手段の３つのフリツプフロ
ツプ段のうち第２段からの出力とを受取る特許請
求の範囲第２項記載の装置。 ４ 一対のデジタルを信号を成す第１及び第２入
力信号が真−補数信号対である特許請求の範囲第
１項記載の装置。 ５ 周期的なクロツク信号を与えるクロツク信号
源をさらに備え、クロツク信号の周期が所定の間
隔に対応しており； 第１遅延手段が第１、第２及び第３のフリツプ
フロツプ手段から成り、第２遅延手段が第４、第
５及び第６のフリツプフロツプ手段と、入力及び
出力を有し入力に加わつた信号の補数である信号
を出力に生じるインバータ手段とから成り、第
１、第２、第３、第４、第５及び第６フリツプフ
ロツプ手段が周期的なクロツク信号によつて駆動
され；第１入力信号が第１フリツプフロツプ手段
の入力に与えられ、第１フリツプフロツプ手段の
出力が第２フリツプフロツプ手段の入力に与えら
れ、第２入力信号が上記インバータ手段の入力に
与えられ、インバータ手段の出力からの反転信号
が第４フリツプフロツプ手段の入力に与えられ、
第４フリツプフロツプ手段の出力が第５フリツプ
フロツプ手段の入力に与えられ； 第１ゲート手段が第１及び第2NANDゲート手
段から成り、第1NANDゲート手段が第２フリツ
プフロツプ手段からの出力の補数と第５フリツプ
フロツプ手段からの出力の補数を入力とし、第
2NANDゲート手段が第２フリツプフロツプ手段
からの出力と第３フリツプフロツプ手段からの出
力を入力とし；更に 第２ゲート手段が第3NANDゲート手段と第
1NORゲート手段から成り、第3NANDゲート手
段が第２フリツプフロツプ手段からの出力の補数
と第５フリツプフロツプ手段からの出力の補数を
入力とし、第1NORゲート手段が第５フリツプフ
ロツプ手段からの出力の補数と第６フリツプフロ
ツプ手段からの出力の補数を入力とする特許請求
の範囲第１項記載の装置。 ６ 相互に所定の論理的な関係を持つ第１及び第
２入力信号の前端エツジを同期化する方法であつ
て： 少なくとも１つの所定の時間間隔後に第１中間
信号を発生し、該第１中間信号が各所定の時間間
隔後第１入力信号と同じ論理状態に設定され； 少なくとも１つの所定の時間間隔後に第２中間
信号を発生し、該第２中間信号が各所定の時間間
隔後第２入力信号と同じ論理状態に設定され； 第１及び第２中間信号が共に論理１の状態のと
き論理０の状態で、第１及び第２中間信号が共に
論理１の状態でないとき論理１の状態となる第１
及び第２中間出力信号を発生し； 第１中間信号と第１中間出力信号が共に論理１
の状態のとき論理０の状態で、第１中間信号と第
１中間出力信号が共に論理１の状態でないとき論
理１の状態となる第１出力信号を発生し； 第２中間出力信号と第２中間信号の補数が共に
論理０の状態のとき論理１の状態で、第２中間出
力信号と第１中間信号の補数が共に論理１の状態
でないとき論理０の状態となる第２出力信号を発
生し；更に 第１及び第２両入力信号の論理状態が変化した
とき、第１及び第２入力信号が共にその論理状態
を変化させた後の時点に、第１及び第２入力信号
の論理状態が実質上同時に変化すること；から成
る方法。 ７ 第１及び第２中間信号が２つの所定の時間間
隔後に発生し、第１及び第２出力信号が３つの所
定の時間間隔後に発生することによつて、１つの
所定の時間間隔より短い時間だけ離れた第１及び
第２入力信号の論理状態における変化が、第１及
び第２両入力信号の論理状態変化後３つの所定の
時間間隔経過時点で、第１及び第２出力信号の論
理状態における同時の対応した変化としてそれぞ
れ反映され、更に１つの所定の時間間隔より長い
時間離れた第１及び第２入力信号の論理状態にお
ける変化が、第１及び第２出力信号の論理状態に
おける非同時の対応した変化としてそれぞれ反映
される特許請求の範囲第６項記載の方法。 ８ 第１及び第２出力信号の論理状態を比較し、
第１及び第２出力信号が相互に所定の論理的関係
を持たないとエラー信号を発生することを更に含
む特許請求の範囲第７項記載の方法。 ９ 第１及び第２入力信号が真−補数信号対から
成る特許請求の範囲第６項記載の方法。 １０ 第１及び第２入力信号が前端エツジの同期
化された一対の出力信号に変換される前に、３つ
の所定の時間間隔が経過する特許請求の範囲第６
項記載の方法。 １１ シーケンス列の第１及び第２入力信号に同
期化する方法を施す段階で、シーケンス中におけ
る第１及び第２入力信号の論理状態が所定の時点
において、相互に且つ第１及び第２入力信号に対
して所定の関係を持つ第１及び第２出力信号を与
えるように選択されていること；及び 第１及び第２出力信号の実際の論理状態がシー
ケンス列の第１及び第２入力信号について予測さ
れた論理状態に一致しているかどうかを判定する
段階； から成る同期化方法をチエツクする方法を更に含
む特許請求の範囲第６項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/733,293 US4700346A (en) | 1985-05-10 | 1985-05-10 | Self-checking, dual railed, leading edge synchronizer |
| US733293 | 1996-10-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231440A JPS6231440A (ja) | 1987-02-10 |
| JPH04303B2 true JPH04303B2 (ja) | 1992-01-07 |
Family
ID=24947021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61106527A Granted JPS6231440A (ja) | 1985-05-10 | 1986-05-09 | 自己検査式２重線路化前端エツジ同期装置及び同期方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4700346A (ja) |
| EP (1) | EP0202085B1 (ja) |
| JP (1) | JPS6231440A (ja) |
| AT (1) | ATE81427T1 (ja) |
| AU (1) | AU566221B2 (ja) |
| CA (1) | CA1253926A (ja) |
| DE (1) | DE3686902T2 (ja) |
| MX (1) | MX164336B (ja) |
| NO (1) | NO171617C (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU568977B2 (en) | 1985-05-10 | 1988-01-14 | Tandem Computers Inc. | Dual processor error detection system |
| FR2608863B1 (fr) * | 1986-12-19 | 1994-04-29 | Nec Corp | Circuit integre logique comportant des bascules electroniques d'entree et de sortie pour stabiliser les durees des impulsions |
| US4821295A (en) * | 1987-11-30 | 1989-04-11 | Tandem Computers Incorporated | Two-stage synchronizer |
| US5117442A (en) * | 1988-12-14 | 1992-05-26 | National Semiconductor Corporation | Methods and circuits for synchronizing signals in a modular redundant fault tolerant computer system |
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| US5128947A (en) * | 1989-06-30 | 1992-07-07 | Motorola, Inc. | Self-checking memory cell array apparatus |
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| US11025240B2 (en) | 2016-12-14 | 2021-06-01 | Mediatek Inc. | Circuits for delay mismatch compensation and related methods |
| KR102617240B1 (ko) * | 2017-02-28 | 2023-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치 |
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| US4328583A (en) * | 1980-09-08 | 1982-05-04 | Rockwell International Corporation | Data bus fault detector |
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| US4551836A (en) * | 1983-06-22 | 1985-11-05 | Gte Automatic Electric Incorporated | Cross-copy arrangement for synchronizing error detection clock signals in a duplex digital system |
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-
1985
- 1985-05-10 US US06/733,293 patent/US4700346A/en not_active Expired - Lifetime
-
1986
- 1986-05-07 AU AU57203/86A patent/AU566221B2/en not_active Ceased
- 1986-05-09 CA CA000508763A patent/CA1253926A/en not_active Expired
- 1986-05-09 EP EP86303561A patent/EP0202085B1/en not_active Expired - Lifetime
- 1986-05-09 NO NO861862A patent/NO171617C/no not_active IP Right Cessation
- 1986-05-09 DE DE8686303561T patent/DE3686902T2/de not_active Expired - Lifetime
- 1986-05-09 AT AT86303561T patent/ATE81427T1/de not_active IP Right Cessation
- 1986-05-09 JP JP61106527A patent/JPS6231440A/ja active Granted
- 1986-05-12 MX MX2460A patent/MX164336B/es unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP0202085A2 (en) | 1986-11-20 |
| NO171617B (no) | 1992-12-28 |
| US4700346A (en) | 1987-10-13 |
| JPS6231440A (ja) | 1987-02-10 |
| NO171617C (no) | 1993-04-07 |
| AU566221B2 (en) | 1987-10-15 |
| AU5720386A (en) | 1986-11-13 |
| EP0202085A3 (en) | 1988-03-16 |
| MX164336B (es) | 1992-08-04 |
| DE3686902T2 (de) | 1993-02-18 |
| DE3686902D1 (de) | 1992-11-12 |
| EP0202085B1 (en) | 1992-10-07 |
| NO861862L (no) | 1986-11-11 |
| CA1253926A (en) | 1989-05-09 |
| ATE81427T1 (de) | 1992-10-15 |
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