JPH0430436A - 電界効果型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に集積回路用
の電界効果型トランジスタにより構成された半導体装置
の高性能化と高信頼性化に適した製造方法を提供するも
のである。

（従来の技術） 電界効果型トランジスタにより構成された集積回路にお
いては構成素子の微細化が大きく進展しており、最小加
工寸法は１ミクロン以下のいわゆるサブミクロン領域に
達している。そして、この構成素子の微細化を妨げる要
因の１つとしてホットキャリア効果等、信頼性に関する
問題が指摘されており、その対策としてデバイス構造や
製造方法について多くの改良がなされてきた。

このような改良の中でもドレイン付近の電界強度を下げ
、結果的に電源電圧を大きくとることができるデバイス
及びその製造方法として、ＧＯＬＤ（Ｇａｔｅ−Ｄｒａ
ｉｎ　０ｖｅｒｌａｐｐｅｄ　ＬＤＤ）　　［井沢他、
１９８７年インターナショナル　エレクトロン　デバイ
ス　ミーティング　テクニカル　ダイジェストオブ　ペ
ーパーズ　３８頁−４１頁（ＩＺＡＷＡ　ｅｔａｌ、、
　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　Ｅｌｅｃｔｒｏｎ
　Ｄｅｖｉｃｅ　ＭｅｅｔｉｎｇＴｅｃｈｎｉｃａｌ　
Ｄｉｇｅｓｔ　ｏｆ　Ｐａｐｅｒｓ　ｐｐ、　　３ｇ−
４１、１９Ｈ］が提案されている。

以下、このＧＯＬＤの構造とその製造方法を第４図に基
づいて説明する。第４図（ａ）〜（ｄ）はＧＯＬＤの電
界効果型トランジスタ部の製造方法を説明する断面図で
あって、まず、Ｐ型シリコン単結晶からなる半導体基板
１００上に、ゲート酸化膜１０１、薄い下層のポリシリ
コン膜ＩＣ）２、厚い上層のポリシリコン膜１０４及び
シリコン酸化膜１０６からなる多層膜を形成した後、該
多層膜のゲート形成予定部にレジストパターン１０８を
ホトリソグラフィにて形成する（第４図ａ）。

ここで薄いポリシリコン膜１０２と厚いポリシリコン膜
１０４の界面には０．　５〜１．０ｎｍの厚さの自然酸
化膜が形成されている。

次に、レジストパターン１０８をマスクにして酸化膜パ
ターン１０６Ａを形成した後、この酸化膜パターン１０
６Ａをマスクとし、酸化膜に対して選択性の高いドライ
エツチングにより厚い上層のポリシリコン膜１０４をエ
ツチングする。この場合、薄い下層のポリシリコン膜１
０２の表面の自然酸化膜がエツチングストップの働きを
し、厚い上方のポリシリコン膜１０４が等方的にエツチ
ングされ、ポリシリコン膜パターン１０４Ａが形成され
る。

次に、酸化膜パターン１０６Ａ、ポリシリコン膜パター
ン１０４Ａをマスクとしリンのイオン注入により、半導
体基板１００にソース及びドレインとなるＮ型の半導体
領域１０３を形成する（第４図ｂ）。

次に、酸化膜パターン１０６Ａ、ポリシリコン膜パター
ン１０４Ａの側面に酸化膜１０７Ａ、１０７Ｂを残置さ
せた後、これらの酸化膜１０７Ａ１０７Ｂをマスクとし
薄いポリシリコン膜１０２をエツチングして、実質的に
ゲート電極となるポリシリコン膜パターン１０２Ａを形
成する（第４図Ｃ）。

最後に、残置させた酸化膜１０７Ａ、１０７Ｂをマスク
とし、高濃度のヒ素のイオン注入により半導体基板１０
０にソース及びドレインの一部となるＮ型の半導体領域
１０５を形成する（第４図ｄ）。

このような工程で作られたＧＯＬＤはゲート電極用のポ
リシリコン膜パターン１０２Ａに対して、ドレイン端部
のＮ型の半導体領域が充分にオーバーラツプしており（
０，２ミクロン以上）、このオーバーラツプによって次
のような効果が得られる。

■　ドレイン付近に印加される電界が通常の方法により
形成された電界効果型トランジスタ（単一ドレイン）と
比べて小さいため、ホットキャリアの発生が抑えられる
ので信頼性が高い。

■　オーバーラツプ部分の抵抗がＬＤＤ（Ｌｉｇｈｔ　
１ｙＤｏｐｅｄ　Ｄｒａｉｎ）構造の電界効果型トラン
ジスタより小さいので駆動力か優れている。

（発明が解決しようとする課題） しかるに、第４図に示す従来の方法では次のような問題
点がある。

■　極めて薄い自然酸化膜をエツチングのストッパーと
して用いているため、酸化膜に対して大きな（数百倍）
選択比をもつ特殊なエツチングが必要である。

■　現状では、酸化膜等に数百倍の大きな選択比のある
エツチングは、等方性になりやすく、上層のポリシリコ
ン膜パターン１０４Ａでパターンの細りがおころ。

■　上層のポリシリコン膜パターン１０４Ａの細りによ
り、酸化膜パターン１０６Ａがオーバーハングになるの
で、ポリシリコン膜パターン１０４Ａの側面に残置させ
た酸化膜１０７Ａ。

１０７Ｂのカバレッジ形状が悪くなる。そして、酸化膜
１０７Ａ、１０７Ｂを、ゲート電極となる下層のポリシ
リコン膜１０２Ａのエツチングマスクとして用いるので
、ゲート幅のバラツキが生じやすい。

■　ゲート電極上に酸化膜パターン１０６Ａが位置する
ため半導体基板１００からの凹凸が大きくなるので、２
層目の配線の平坦性に問題が生じる。

本発明は、このようなゲート・ドレイン・オーバーラツ
プ構造の電界効果型素子形成上の問題点の解決を課題と
し、該課題を解決する新しい製造方法を提供するもので
ある。

（課題を解決するための手段） 前記の課題を解決するため請求項（１）の発明は、第１
導電型の半導体基板上にゲート用の第１の絶縁膜を形成
する工程と、該第１の絶縁膜上に第１の導電体膜を形成
する工程と、該第１の導電体膜をエツチングして第１の
導電体膜からなる第１線状導電体膜を形成する工程と、
該第１線状導電体膜を注入マスクとし半導体基板中に不
純物を注入して該半導体基板に第２導電型の第１の半導
体領域を形成する工程と、前記第１の絶縁膜及び第１線
状導電体膜の上に一様に第２の導電体膜を形成する工程
と、該第２の導電体膜を異方性エツチングして前記第１
線状導電体膜の側面に第２の導電体膜からなる第２線状
導電体膜を残置させる工程と、前記第１及び第２線状導
電体膜をマスクとし半導体基板に不純物を注入して該半
導体基板中に第２導電型の第２の半導体領域を形成する
工程とからなり、前記第１及び第２線状導電体膜をゲー
ト電極に設定すると共に前記第１及び第２の半導体領域
をソース及びドレインに設定する構成とするものである
。

また、請求項（２の発明は、第１導電型の半導体基板上
にゲート用の第１の絶縁膜を形成する工程と、該第１の
絶縁膜上に第１の導電体膜を形成する工程と、該第１の
導電体膜をエツチングして第１の導電体膜からなる第１
線状導電体膜を形成する工程と、該第１線状導電体膜を
注入マスクとし半導体基板中に不純物を注入して該半導
体基板に第２導電型の第１の半導体領域を形成する工程
と、半導体基板及び前記第１線状導電体膜の上に一様に
第２の絶縁膜を形成する工程と、該第２の絶縁膜で覆わ
れた前記第１線状導電体膜にコンタクト孔を形成する工
程と、半導体基板及び前記コンタクト孔の内部を含む第
１線状導電体膜上に一様に第２の導電体膜を形成する工
程と、該第２の導電体膜上に第３の絶縁膜を形成した後
、前記第２の導電体膜及び第３の絶縁膜を異方性エツチ
ングして、第２の導電体膜からなる第２線状導電体膜を
形成すると共に第３の絶縁膜からなるスペーサー部を残
置させる工程と、該第２線状導電体膜及びスペーサー部
をマスクとし半導体基板中に不純物を注入して該半導体
基板に第２導電型の第２の半導体領域を形成する工程と
からなり、前記第１及び第２線状導電体膜をゲート電極
に設定すると共に前記第１及び第２の半導体領域をソー
ス及びドレインに設定する構成とするものである。

さらに、請求項（３）の発明は、第１導電型の半導体基
板上にゲート用の第１の絶縁膜を形成する工程と、該第
１の絶縁膜上に第１の導電体膜を形成する工程と、該第
１の導電体膜上に第２の導電体膜を形成する工程と、ゲ
ート形成予定部における前記第２の導電体膜上に第２の
絶縁膜よりなる絶縁膜パターンを形成する工程と、該絶
縁膜パターンをマスクとし前記第２の導電体膜をエツチ
ングして第２の導電体膜からなる第２線状導電体膜を形
成する工程と、前記絶縁膜パターンをマスクとし半導体
基板中に不純物を注入して該半導体基板に第２導電型の
第１の半導体領域を形成する工程と、前記第１の導電体
膜及び絶縁膜パターンの上に一様に第３の絶縁膜を形成
した後、前記第１の導電体膜及び第３の絶縁膜を異方性
エツチングして、第１の導電体膜からなる第１線状導電
体膜を形成すると共に第２線状導電体膜及び絶縁膜パタ
ーンの側面に第３の絶縁膜からなるスペーサー部を残置
する工程と、該スペーサー部をマスクとし半導体基板中
に不純物を注入して該半導体基板に第２導電型の第２の
半導体領域を形成する工程と、前記絶縁膜パターン及び
スペーサー部をエツチングして除去する工程とからなり
、前記第１及び第２線状導電体膜をゲート電極に設定す
ると共に前記第１及び第２の半導体領域をソース及びド
レインに設定する構成とするものである。

（作用） 請求項（１）ないしく３）の発明の構成により、次のよ
うな作用か得られる。

■　エツチングストッパーとしてゲート用の第１絶縁膜
を使用できるので、第２の導電体膜のエツチングを容易
に行なうことができる。

■　第２の導電体膜或いは第３の絶縁膜の厚さでゲート
幅が決まるので、ゲート幅のバラツキが少なくなる。

■　エツチング及び注入マスクとして使用する絶縁膜を
選択的にエツチングして除去するため、２層目の配線に
対する段差が小さくなる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図（ａ）〜（ｄ）は本発明の第１実施例であるＮチ
ャンネル電界効果型トランジスタの製造方法の工程を説
明する断面図である。

まず、第１図（ａ）に示すように、Ｐ型半導体基板１０
０上に第１の絶縁膜としてのゲート絶縁膜１０１を２０
〜２５ｎｍ形成した後、該ゲート絶縁膜１０１の上に一
様に第１の導電体膜である第１のポリシリコン膜を４０
０ｎｍ堆積し、該第１のポリシリコン膜をエツチングし
てゲート電極となる第１線状導電体膜１０２Ａを形成す
る。この場合、ゲート絶縁膜１０１がエツチングストッ
プの働きをするので、選択比の高いエツチングによって
ゲート絶縁膜１０１の損傷を少なくする。

次に第１線状導電体膜１０２Ａをマスクとし、ゲート絶
縁膜１０１を介してリンを１〜３Ｘ１０１３印−２注入
して、半導体基板１００にソース及びドレインとなる第
１導電型のＮ型半導体領域１０３を形成する。

次に、第１図（ｂ）に示すように、ゲート絶縁膜１０１
及び第１線状導電体膜１０２Ａの上に、第２の導電体膜
としての第２のポリシリコン膜１０４を一様に２００〜
３００ｎｍ堆積した後、リン拡散を行なって第１及び第
２のポリシリコン膜をＮ型に変換する。

次に、第１図（ｃ）に示すように、通常の異方性ドライ
エツチングにより第２のポリシリコン膜１０４をエツチ
ングし、第１線状導電体膜１０２Ａの側面に、第２のポ
リシリコン膜１０４からなりゲート電極の一部となる第
２線状導電体膜１０４Ａ、１０４Ｂを残置させる。この
場合、ゲート絶縁膜１０１がエツチングストップの働き
をし、第２線状導電体膜１０４Ａ、１０４Ｂの幅は第２
のポリシリコンの膜厚とほぼ同じで２００〜３００ｎｍ
となる。

次に、第１図（ｄ）に示すように、第１線状導電体膜１
０２Ａ及び第２線状導電体膜１０４Ａ１０４Ｂをマスク
として半導体基板１００中にヒ素を４〜６Ｘ１０１５ｃ
ｎＩ−２注入し、該半導体基板１００にソース及びドレ
インの一部となるＮ型半導体領域１０５を形成する。

以上説明した第１実施例の方法によると、２０〜２５ｎ
ｍというような従来の方法に比べて極めて厚いゲート絶
縁膜１０１をエツチングストップとして使用できるので
、第２のポリシリコン膜１０２のエツチングが容易であ
る。

また、ゲート幅が第２のポリシリコン膜１０４の膜厚で
決まるので、ゲート幅のバラツキが少ないゲート・ドレ
イン・オーバーラツプ構造の電界効果型トランジスタを
得ることができる。

第２図（ａ）〜（ｄ）は本発明の第２の実施例であるＮ
チャンネル電界効果型トランジスタの製造方法の工程を
説明する断面図である。

まず、第２図（ａ）に示すように、Ｐ型半導体基板１０
０上に第１のゲート絶縁膜１０１を１４〜１７ｎｍ形成
した後、該第１のゲート絶縁膜１０１の上に一様に第１
の導電体膜としての第１のポリシリコン膜を４００ｎｍ
堆積し、該第１のポリシリコン膜をエツチングしてゲー
ト電極となる第１線状導電体膜１０２Ａを形成する。こ
の場合、ゲート絶縁膜１０１がエツチングストップの働
きをし、該ゲート絶縁膜１０１がエツチングにより多少
損傷を受けても差し支えない。次に第１線状導電体膜１
０２Ａをマスクとして、半導体基板１００中にリンを１
〜３Ｘ１０１３ｃＩｆｆｌ−２注入して該半導体基板１
００にソース及びドレインとなる第１のＮ型半導体領域
１０３を形成する。

次に、第２図（ｂ）に示すように、半導体基板１００及
び第１線状導電体膜１０２Ａの上に、第２の絶縁膜とし
ての第２のゲート絶縁膜１１０を１４〜１７ｎｍ形成す
る。次に、第２のゲート絶縁膜１１０で覆われた第１線
状導電体膜１０２Ａにコンタクト孔１０９をエツチング
により形成する。次に、半導体基板１００及びコンタク
ト孔］０９の内部を含む第１線状導電体膜１０２Ａの上
に、第２の導電体膜としての第２のポリシリコン膜１０
４を一様に５０〜１００ｎｍ堆積した後、リン拡散によ
り第１及び第２のポリシリコン膜をＮ型に変換し、その
後、第２のポリシリコン膜１０４の上に第３の絶縁膜で
あるシリコン酸化膜１０６を一様に１５０〜２００ｎｍ
堆積する。

次に、第２図（ｃ）に示すように、異方性エツチングに
より第１線状導電体膜１０２Ａの側面に、第２のポリシ
リコン膜１０４からなりゲート電極の一部となる第２線
状導電体膜１０４Ａ　　１０４Ｂ１及びシリコン酸化膜
１０６からなるスペーサー１０６Ａ、１０６Ｂを残置さ
せる。この場合、第２のゲート絶縁膜１１０がエツチン
グストップの働きをし、第２線状導電体膜１０４Ａ、１
０４Ｂとスペーサー１０６Ａ、１０６Ｂとの幅は第１の
実施例と同じく２００〜３００ｎｍとなる。

次に、第２図（ｄ）に示すように、第１線状導電体膜１
０２Ａ、第２線状導電体膜１０４Ａ、１０４Ｂ及びスペ
ーサー１０６Ａ、１０６Ｂをマスクとして、半導体基板
１００中にヒ素を３〜５×１０１５ＣＩ１１−２注入し
、該半導体基板１００にソース及びドレインの一部とな
る第２のＮ型半導体領域１０５を形成する。

以上説明したように、第２の実施例の方法によると、通
常の異方性エツチングを使用できるので第３の絶縁膜で
あるシリコン酸化膜１０６のエツチングが容易である。

さらにゲート幅かシリコン酸化膜１０６の膜厚で決まる
ので、ゲート幅のバラツキか少ないゲート・ドレイン・
オーバーラツプ構造の電界効果型トランジスタか得られ
る。

第３図（ａ）〜（ｄ）は本発明の第３の実施例であるＮ
チャンネル電界効果型トランジスタの製造方法の工程を
説明する断面図である。

まず、第３図（ａ）に示すように、Ｐ型シリコン単結晶
よりなる半導体基板１００の上に、順次堆積されたゲー
ト酸化膜１０１、薄い下層のポリシリコン膜１０２、厚
い上層のポリシリコン膜１０４、ホウ素を含んだシリコ
ン酸化膜からなる多層膜を形成した後、該多層膜のゲー
ト形成予定部にレジストパターンをホトリソグラフィに
より形成し、該レジストパターンをマスクにしてシリコ
ン酸化膜からなる第２の絶縁膜としての絶縁膜パターン
１０７を形成する。

次に、第３図（ｂ）に示すように、該絶縁膜パターン１
０７をマスクとし、厚い上層のポリシリコン膜１０４を
エツチングして上層のポリシリコン膜１０４からなりゲ
ート電極の一部となる第２線状導電体膜１０４Ａを形成
する。この場合、薄い下層のポリシリコン１０２の表面
の自然酸化膜かエツチングストップの働きをし、厚い上
層のポリシリコン１０４が等方的にエツチングされて第
２線状導電体膜１０４Ａが形成される。次に、絶縁膜パ
ターン１０７及び第２線状導電体膜１０４Ａをマスクと
して半導体基板１００中にリンを１〜３×１０１３ｃｆ
ｆｌ−２注入し、半導体基板１００にソース及びドレイ
ンとなる第１のＮ型半導体領域１０３を形成する。

次に、第３図（ｃ）に示すように、絶縁膜パターン１０
７及び薄い下層のポリシリコン膜１０２の上に、第３の
絶縁膜としてのリンを含んだ酸化膜を堆積した後、該酸
化膜を異方性エツチングして絶縁膜パターン１０７及び
第２線状導電体膜１０４Ａの側面に、リンを含んだ酸化
膜１０８Ａ１０８Ｂを残置させる。次にこれらの酸化膜
１０７．１０８Ａ、１０８Ｂをマスクとして薄いポリシ
リコン膜１０２をエツチングして、ポリシリコン膜１０
２からなりゲート電極となる第１線状導電体膜１０２Ａ
を形成する。次に、残置させた酸化膜１０８Ａ、１０８
Ｂをマスクとして、半導体基板１００中にヒ素を３〜５
×１０１５ＣＩ１１−２注入して半導体基板１００にソ
ース及びドレインの一部となる第２のＮ型半導体領域１
０５を形成する。

最後に、第３図（ｄ）に示すように、リンを含んだ酸化
膜１０７Ａ、１０８Ａ、１０８Ｂを選択的にウェットエ
ツチングする。この場合、フッ酸と水との混合液を用い
ると最も選択比が大きく、リンを含んだシリコン酸化膜
は通常の熱酸化膜の１０倍以上の速度でエツチングされ
る。

以上説明したように、第３の実施例の方法によって、ゲ
ート電極の半導体基板に対する凹凸が小さく、これによ
り２層目の配線の段差が少ない電界効果型半導体装置を
得ることかできる。

尚、前記の第１、第２及び第３の実施例において、第］
及び第２の導電体膜としてのポリシリコンに代えて、ア
モルファス半導体、金属、高融点金属化合物等を用いて
もよい。

（発明の効果） 以上説明したように、本発明の方法によると、導電体膜
のエツチングが容易で、ゲート幅のバラツキが少なく且
つ２層目以降の配線の信頼性を高められる電界効果型半
導体装置を得ることができる。

また、この電界効果型半導体装置はホットキャリアの発
生が抑えられているので、最小線幅０５ミクロン以下の
集積回路においても電源電圧を下げる必要がなく、高い
駆動電流が得られ、構成要素の微細化にも大きく貢献す
るものである。

【図面の簡単な説明】

第１図ＣＢ）〜（ｄ）は本発明の第１の実施例である電
界効果型半導体装置のＮチャンネルトランジスタ部の製
造方法の各工程を示す断面図、第２図（ａ）〜（ｄ）は
本発明の第２の実施例である電界効果型半導体装置のＮ
チャンネルトランジスタ部の製造方法の各工程を示す断
面図、第３図（ａ）〜（ｄ）は本発明の第３の実施例で
ある電界効果型半導体装置のＮチャンネルトランジスタ
部の製造方法の各工程を示す断面図、第４図（ａ）〜（
ｄ）は従来の電界効果型半導体装置のＮチャンネルトラ
ンジスタ部の製造方法の各工程を示す断面図である。 １００・・・Ｐ型半導体基板（第１導電体型の半導体基
板 １０１・・・ゲート絶縁膜（第１の絶縁膜）１０２・・
・ポリシリコン導電体膜（第１の導電体膜） １０２Ａ・・・第１線状導電体膜 １０３・・・Ｎ型半導体領域（第２導電体型の第１の半
導体領域） １０４・・・ポリシリコン導電体膜（第２の導電体膜） １０４Ａ、１０４Ｂ・・・第２線状導電体膜１０５・・
・Ｎ型半導体領域（第２導電体型の第２の半導体領域） １０６・・・シリコン酸化膜（第３の絶縁膜）１０７・
・・絶縁膜パターン（第２の絶縁膜）１０８Ａ、１０８
Ｂ・・・酸化膜（スペーサー部）１０９・・・コンタク
ト孔 １１０・・・第２のゲート絶縁膜（第２の絶縁膜）１０
０・・Ｐｇ半導体基板（第１導電体型の半導体基板 １０トゲート絶縁膜（第１の絶縁Ｉり １０２・・ポリノリコン導電体！１１１（第１の導電体
膜） １０２Ａ・ＪＴ！１ｔＩ状導電体膜 １０３・Ｎ型半導体領域（第２導電体型の第１の半導体
領域） １０４・ポリシリコン導電体膜（第２の導電体膜） １０４Ａ、１０４Ｂ・・・第２線状導電体膜１０５・・
・Ｎ型半導体領域（ｊ＠２導電体型の第２の半導体領域
） １０６・ンリコン酸化Ｍ（第３の絶ｍ１り１０７・・・
絶縁膜パターン（第２の絶縁膜）１０８Ａ、１０８Ｂ・
・酸化ＩＩ（スペーサー部）１０９　・コンタクト孔 １１０・第２のゲート絶縁膜（第２の絶縁ＩＩ）第 図 第４

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上にゲート用の第１の絶
   縁膜を形成する工程と、該第１の絶縁膜上に第１の導電
   体膜を形成する工程と、該第１の導電体膜をエッチング
   して第１の導電体膜からなる第１線状導電体膜を形成す
   る工程と、該第１線状導電体膜を注入マスクとし半導体
   基板中に不純物を注入して該半導体基板に第２導電型の
   第１の半導体領域を形成する工程と、前記第１の絶縁膜
   及び第１線状導電体膜の上に一様に第２の導電体膜を形
   成する工程と、該第２の導電体膜を異方性エッチングし
   て前記第１線状導電体膜の側面に第２の導電体膜からな
   る第２線状導電体膜を残置させる工程と、前記第１及び
   第２線状導電体膜をマスクとし半導体基板に不純物を注
   入して該半導体基板中に第２導電型の第２の半導体領域
   を形成する工程とからなり、前記第１及び第２線状導電
   体膜をゲート電極に設定すると共に前記第１及び第２の
   半導体領域をソース及びドレインに設定することを特徴
   とする電界効果型半導体装置の製造方法。
2. （２）第１導電型の半導体基板上にゲート用の第１の絶
   縁膜を形成する工程と、該第１の絶縁膜上に第１の導電
   体膜を形成する工程と、該第１の導電体膜をエッチング
   して第１の導電体膜からなる第１線状導電体膜を形成す
   る工程と、該第１線状導電体膜を注入マスクとし半導体
   基板中に不純物を注入して該半導体基板に第２導電型の
   第１の半導体領域を形成する工程と、半導体基板及び前
   記第１線状導電体膜の上に一様に第２の絶縁膜を形成す
   る工程と、該第２の絶縁膜で覆われた前記第１線状導電
   体膜にコンタクト孔を形成する工程と、半導体基板及び
   前記コンタクト孔の内部を含む第１線状導電体膜上に一
   様に第２の導電体膜を形成する工程と、該第２の導電体
   膜上に第３の絶縁膜を形成した後、前記第２の導電体膜
   及び第３の絶縁膜を異方性エッチングして、第２の導電
   体膜からなる第２線状導電体膜を形成すると共に第３の
   絶縁膜からなるスペーサー部を残置させる工程と、該第
   ２線状導電体膜及びスペーサー部をマスクとし半導体基
   板中に不純物を注入して該半導体基板に第２導電型の第
   ２の半導体領域を形成する工程とからなり、前記第１及
   び第２線状導電体膜をゲート電極に設定すると共に前記
   第１及び第２の半導体領域をソース及びドレインに設定
   することを特徴とする電界効果型半導体装置の製造方法
   。
3. （３）第１導電型の半導体基板上にゲート用の第１の絶
   縁膜を形成する工程と、該第１の絶縁膜上に第１の導電
   体膜を形成する工程と、該第１の導電体膜上に第２の導
   電体膜を形成する工程と、ゲート形成予定部における前
   記第２の導電体膜上に第２の絶縁膜よりなる絶縁膜パタ
   ーンを形成する工程と、該絶縁膜パターンをマスクとし
   前記第２の導電体膜をエッチングして第２の導電体膜か
   らなる第２線状導電体膜を形成する工程と、前記絶縁膜
   パターンをマスクとし半導体基板中に不純物を注入して
   該半導体基板に第２導電型の第１の半導体領域を形成す
   る工程と、前記第１の導電体膜及び絶縁膜パターンの上
   に一様に第３の絶縁膜を形成した後、前記第１の導電体
   膜及び第３の絶縁膜を異方性エッチングして、第１の導
   電体膜からなる第１線状導電体膜を形成すると共に第２
   線状導電体膜及び絶縁膜パターンの側面に第３の絶縁膜
   からなるスペーサー部を残置する工程と、該スペーサー
   部をマスクとし半導体基板中に不純物を注入して該半導
   体基板に第２導電型の第２の半導体領域を形成する工程
   と、前記絶縁膜パターン及びスペーサー部をエッチング
   して除去する工程とからなり、前記第１及び第２線状導
   電体膜をゲート電極に設定すると共に前記第１及び第２
   の半導体領域をソース及びドレインに設定することを特
   徴とする電界効果型半導体装置の製造方法。