JPH03218636A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
- Publication number
- JPH03218636A JPH03218636A JP2013866A JP1386690A JPH03218636A JP H03218636 A JPH03218636 A JP H03218636A JP 2013866 A JP2013866 A JP 2013866A JP 1386690 A JP1386690 A JP 1386690A JP H03218636 A JPH03218636 A JP H03218636A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- conductivity type
- etching
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果型半導体装置の製造方法に関し 特に
集積回路用の電界効果型トランジスタ素子により構成さ
れた半導体装置の高性能化と高信頼化に適した製造方法
を提供するものであム従来の技術 電界効果型トランジスタにより構成された集積回路では
構成素子の微細化が大きく進展し 最小加工寸法は１ミ
クロン以下のいわゆるサブミクロン領域に達していも
この微細化を妨げる要因の１つとしてホットキャリア効
果等 信頼性に関する問題がありデバイス構造や製造方
法について多くの改良がなされてきへ その中でもドレ
イン付近の電界強度を下（ｆ、結果的に電源電圧を大き
くとれるデバイスとその製造方法としてＧＯＬＤ（Ｇａ
ｔｅ−Ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）
［井沢＆ １９８７年インターナショナル エレクト
ロン デバイス ミーティング テクニカルダイジェス
ト オブ ペーパーズ ３８頁−４１頁（ＩＺＡＷＡ
ｅｔａｌ， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒｓ ｐｐ，３
８−４１．１９８７）の提案があも このＧＯＬＤの構
造とその製造方法を第３図に基づいて説明すも 第３図
（ａ）〜（ｄ）はＧＯＬＤの電界効果型トランジスタ部
の製造方法を説明する断面図である。まｆ，Ｐ型シリコ
ン単結晶基板１００上にゲート酸化膜１０ｌ，薄い下層
のポリシリコン膜ｌ０２，厚い上層のポリシリコン膜１
０４．シリコン酸化膜１０６が順次形成された多層膜の
ゲート形成予定部にレジストパターン１０８をホトリソ
工程にて形成する（第３図ａ）。ここで薄いポリシリコ
ン１０２と厚いポリシリコン１０４の界面には０．５〜
１．０ナノメータの厚さの自然酸化膜が形成されている
。レジストパターン１０８をマスクにして酸化膜パター
ン１０６Ａを形成した眞 さらにこの酸化膜パターン１
０６Ａをマスクにして酸化膜に対して選択性の高いドラ
イエッチングにて厚い上層のポリシリコン１０４をエッ
チングすａ この隊 薄い下層のポリシリコン１０２の
表面の自然酸化膜がエッチングストップの働きをし 厚
い上方のボリーシリコン１０４か等方的にエッチングさ
れ ポリシリコンパターンｌ０４Ａが形成されも 次へ
酸化膜パターンｌ０６Ａ，ポリシリコンパターン１０
４Ａをマスクにしてリンのイオン注入にて、Ｐ型基板１
００中にソース及びドレインとなるＮ型の半導体領域１
０５Ａ． １０５Ｂを形成する（第３図ｂ）。次へ 酸
化膜パターン１０６Ａ，ポリシリコンパターン１０４Ａ
の側面に酸化膜１０９Ａ， １０９Ｂヲ残置させム こ
こて これらの酸化膜１０９Ａ． １０９Ｂをマスクに
して薄いシリコン膜をエッチングして、実質的にゲート
電極となるポリシリコンパターン１０２Ａを形成する（
第３図Ｃ）。最後へ 残置させた酸化膜１０９Ａ． １
０９Ｂをマスクとして、高濃度のヒ素のイオン注入にて
Ｐ型基板１００中にソースの一部及びドレインの一部と
なるＮ型の半導体領域１０７Ａ， １０７Ｂを形成する
（第３図ｄ）。
集積回路用の電界効果型トランジスタ素子により構成さ
れた半導体装置の高性能化と高信頼化に適した製造方法
を提供するものであム従来の技術 電界効果型トランジスタにより構成された集積回路では
構成素子の微細化が大きく進展し 最小加工寸法は１ミ
クロン以下のいわゆるサブミクロン領域に達していも
この微細化を妨げる要因の１つとしてホットキャリア効
果等 信頼性に関する問題がありデバイス構造や製造方
法について多くの改良がなされてきへ その中でもドレ
イン付近の電界強度を下（ｆ、結果的に電源電圧を大き
くとれるデバイスとその製造方法としてＧＯＬＤ（Ｇａ
ｔｅ−Ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）
［井沢＆ １９８７年インターナショナル エレクト
ロン デバイス ミーティング テクニカルダイジェス
ト オブ ペーパーズ ３８頁−４１頁（ＩＺＡＷＡ
ｅｔａｌ， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒｓ ｐｐ，３
８−４１．１９８７）の提案があも このＧＯＬＤの構
造とその製造方法を第３図に基づいて説明すも 第３図
（ａ）〜（ｄ）はＧＯＬＤの電界効果型トランジスタ部
の製造方法を説明する断面図である。まｆ，Ｐ型シリコ
ン単結晶基板１００上にゲート酸化膜１０ｌ，薄い下層
のポリシリコン膜ｌ０２，厚い上層のポリシリコン膜１
０４．シリコン酸化膜１０６が順次形成された多層膜の
ゲート形成予定部にレジストパターン１０８をホトリソ
工程にて形成する（第３図ａ）。ここで薄いポリシリコ
ン１０２と厚いポリシリコン１０４の界面には０．５〜
１．０ナノメータの厚さの自然酸化膜が形成されている
。レジストパターン１０８をマスクにして酸化膜パター
ン１０６Ａを形成した眞 さらにこの酸化膜パターン１
０６Ａをマスクにして酸化膜に対して選択性の高いドラ
イエッチングにて厚い上層のポリシリコン１０４をエッ
チングすａ この隊 薄い下層のポリシリコン１０２の
表面の自然酸化膜がエッチングストップの働きをし 厚
い上方のボリーシリコン１０４か等方的にエッチングさ
れ ポリシリコンパターンｌ０４Ａが形成されも 次へ
酸化膜パターンｌ０６Ａ，ポリシリコンパターン１０
４Ａをマスクにしてリンのイオン注入にて、Ｐ型基板１
００中にソース及びドレインとなるＮ型の半導体領域１
０５Ａ． １０５Ｂを形成する（第３図ｂ）。次へ 酸
化膜パターン１０６Ａ，ポリシリコンパターン１０４Ａ
の側面に酸化膜１０９Ａ， １０９Ｂヲ残置させム こ
こて これらの酸化膜１０９Ａ． １０９Ｂをマスクに
して薄いシリコン膜をエッチングして、実質的にゲート
電極となるポリシリコンパターン１０２Ａを形成する（
第３図Ｃ）。最後へ 残置させた酸化膜１０９Ａ． １
０９Ｂをマスクとして、高濃度のヒ素のイオン注入にて
Ｐ型基板１００中にソースの一部及びドレインの一部と
なるＮ型の半導体領域１０７Ａ， １０７Ｂを形成する
（第３図ｄ）。
このような工程で作られたＧＯＬＤはゲート電極用のポ
リシリコ，ンパターン１０２Ａに対して、 ドレイン端
部のＮ型の半導体領域１０５Ａ， １０５Ｂが充分にオ
ーバーラップしており（０．２ミクロン以上）しており
、このオーバーラップにより次のような特徴があム（１
） ドレイン付近に印加される電界が通常の方法によ
り形成された電界効果型トランジスタ（単一トレイン）
と比べ小さいのでホットキャリアの発生が抑えられ 信
頼性が高一 （２）オーバーラップ部分の抵抗力＜．ＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果型
トランジスタより．小さいので駆動力が優れていも 発明が解決しようとする課題 第３図に示されたような従来の方法では次のような問題
点があも （１）極めて薄い自然酸化膜をエッチングのストッパー
として用いているたべ 酸化膜に対して大きな（数百倍
）選択比をもつ特殊なエッチャントが必要であも （２）現状では 酸化膜等に数百倍の大きな選択比のあ
るエッチング（瓜 等方性になりやすく、上部ポリシリ
コン１０４Ａのパターンの細りがおこａ（３）上部ポリ
シリコンのパターンの細りにより、酸化膜パターン１０
６Ａがオーバーハングになるので、ポリシリコンパター
ン１０４Ａの側面に残置させた酸化膜１０９Ａ， １０
９Ｂのカバレッジ形状が悪くなり、この酸化膜をゲート
電極となる下部ポリシリコン１０２Ａのエッチングマス
クとして用いるので、ゲート幅のバラツキの原因となり
やす（〜 （４）ゲート電極上に酸化膜パターン１０６Ａが位置す
るためシリコン基板１００からの凹凸が大きくなり２層
目の配線の平坦性に問題が生じも（５）パンチスルース
トップ、ＬＤＤ等のイオン注入がチャネリングを起こし
深いプロファイルになるので微細化に適していな（〜 本発明（よ このようなゲート、 ドレイン・オーバー
ラップ構造の電界効果型素子形成上の問題点を課題とし
これを解決する新しい電界効果型半導体装置の製造方
法を提供するものであａ課題を解決するための手段 上述の課題を解決するた八 本発明Ｃ上 第１導電型
の半導体層の上にゲート用の第１の絶縁膜を形成する工
程と、前記第１の絶縁膜の上にゲート電極となる第１の
導電膜を形成する工程と、前記第１の導電膜の上にバツ
ファ一膜を形成する工程と、前記バッファー膜の上に第
２の導電膜を形成する工程と、前記バッファー膜をエッ
チングのストッパーとして用（入 前記第２の導電膜を
配線形状にエッチングする工程と、前記配線形状の第２
の導電膜をマスクとして用い前記バッファー膜をエッチ
ングする工程と、前記配線形状の第２の導電膜をマスク
として用いるイオン注入により前記第１の導電膜をアモ
ルファス化する工程と、前記配線形状の第２の導電膜を
マスクとして用いるイオン注入により、第２導電型の不
純物を前記アモルファス化された第１の導電膜を透過さ
せて、前記第１導電型の半導体層中に注入して、ソース
及びドレインとなる第２導電型の第１の不純物領域を形
成する工程と、前記配線形状の第２の導電膜の側面と前
記エッチングされたバッファー膜の側面に第３の導電膜
を残置させ、第１の導電膜の上部表面と第２の導電膜の
側面とを第３の導電膜を介して接続する工程と、前記残
置させた第３の導電膜と前記配線形状の第２の導電膜を
エッチングマスクとして用ｔ，Ｘ．前記第１の導電膜を
配線形状にエッチングする工程と、前記残置させた第３
の導電膜と前記配線形状の第２の導電膜をマスクとして
用いるイオン注入により、第２導電型の不純物を前記第
１導電型の半導体層中に注入してソースの一部及びドレ
インの一部となる第２導電型の第２の不純物領域を形成
する工程とを備え 配線形状の第１の導電膜の上部表面
と配線形状の第２の導電膜の側面とを残置させた第３の
導電膜を介して電気的に接続することを特徴とする電界
効果型半導体装置の製造方法であも 作用 本発明（友 上述の構成により、次のような作用が得ら
れも （１）バッファー膜の厚みを充分に大きくとることがで
きるので、上層の′Ｍ２の導電膜のエッチングを容易に
行うことができも （２）上層の第２の導電膜と下層の第１の導電膜との電
気的接続を第３の導電膜を介して簡単に達成できも （３）バッファー膜の厚みを充分に大きくとることがで
きるのて エッチング選択比の悪い異方性のドライエッ
チングで杖 上層のい第２の導電膜のエッチングが可能
となも 従ってカバレッジ形状が良好で、パターンの細
りのない電気抵抗の小さいゲート電極が得られも （４）下層の第１の導電膜を介して不純物イオンを半導
体基板中に導入する前く 第１の導電膜中にイオンを注
入し第１の導電膜をアモルファス（規則正しい原子配列
をもたない状態）化するので、パンチスルーストップと
ＬＤＤの不純物イオンがチャネリングを起こさず浅くて
均一な不純物分布が得られも 実施例 （実施例ｌ） 第１図（ａ）〜（ｄ）は本発明による第１の実施例とな
る電界効果型半導体装置の製造方法を示す一連の工程断
面図であａ 第１図（ａ）でｃｉＰ型シリコン単結晶基板１００上に
ｌθ〜２０ｎｍのゲート酸化膜１０１．第１の導電膜と
なる５０〜ｌ ００ｎｍのポリシリコン膜１０２，バッ
ファー膜となる１０〜２０ｎｍのシリコン酸化膜１０３
，第２の導電膜となる３００〜３５０ｎｍのポリシリコ
ン膜１０４を順次形成する。
リシリコ，ンパターン１０２Ａに対して、 ドレイン端
部のＮ型の半導体領域１０５Ａ， １０５Ｂが充分にオ
ーバーラップしており（０．２ミクロン以上）しており
、このオーバーラップにより次のような特徴があム（１
） ドレイン付近に印加される電界が通常の方法によ
り形成された電界効果型トランジスタ（単一トレイン）
と比べ小さいのでホットキャリアの発生が抑えられ 信
頼性が高一 （２）オーバーラップ部分の抵抗力＜．ＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果型
トランジスタより．小さいので駆動力が優れていも 発明が解決しようとする課題 第３図に示されたような従来の方法では次のような問題
点があも （１）極めて薄い自然酸化膜をエッチングのストッパー
として用いているたべ 酸化膜に対して大きな（数百倍
）選択比をもつ特殊なエッチャントが必要であも （２）現状では 酸化膜等に数百倍の大きな選択比のあ
るエッチング（瓜 等方性になりやすく、上部ポリシリ
コン１０４Ａのパターンの細りがおこａ（３）上部ポリ
シリコンのパターンの細りにより、酸化膜パターン１０
６Ａがオーバーハングになるので、ポリシリコンパター
ン１０４Ａの側面に残置させた酸化膜１０９Ａ， １０
９Ｂのカバレッジ形状が悪くなり、この酸化膜をゲート
電極となる下部ポリシリコン１０２Ａのエッチングマス
クとして用いるので、ゲート幅のバラツキの原因となり
やす（〜 （４）ゲート電極上に酸化膜パターン１０６Ａが位置す
るためシリコン基板１００からの凹凸が大きくなり２層
目の配線の平坦性に問題が生じも（５）パンチスルース
トップ、ＬＤＤ等のイオン注入がチャネリングを起こし
深いプロファイルになるので微細化に適していな（〜 本発明（よ このようなゲート、 ドレイン・オーバー
ラップ構造の電界効果型素子形成上の問題点を課題とし
これを解決する新しい電界効果型半導体装置の製造方
法を提供するものであａ課題を解決するための手段 上述の課題を解決するた八 本発明Ｃ上 第１導電型
の半導体層の上にゲート用の第１の絶縁膜を形成する工
程と、前記第１の絶縁膜の上にゲート電極となる第１の
導電膜を形成する工程と、前記第１の導電膜の上にバツ
ファ一膜を形成する工程と、前記バッファー膜の上に第
２の導電膜を形成する工程と、前記バッファー膜をエッ
チングのストッパーとして用（入 前記第２の導電膜を
配線形状にエッチングする工程と、前記配線形状の第２
の導電膜をマスクとして用い前記バッファー膜をエッチ
ングする工程と、前記配線形状の第２の導電膜をマスク
として用いるイオン注入により前記第１の導電膜をアモ
ルファス化する工程と、前記配線形状の第２の導電膜を
マスクとして用いるイオン注入により、第２導電型の不
純物を前記アモルファス化された第１の導電膜を透過さ
せて、前記第１導電型の半導体層中に注入して、ソース
及びドレインとなる第２導電型の第１の不純物領域を形
成する工程と、前記配線形状の第２の導電膜の側面と前
記エッチングされたバッファー膜の側面に第３の導電膜
を残置させ、第１の導電膜の上部表面と第２の導電膜の
側面とを第３の導電膜を介して接続する工程と、前記残
置させた第３の導電膜と前記配線形状の第２の導電膜を
エッチングマスクとして用ｔ，Ｘ．前記第１の導電膜を
配線形状にエッチングする工程と、前記残置させた第３
の導電膜と前記配線形状の第２の導電膜をマスクとして
用いるイオン注入により、第２導電型の不純物を前記第
１導電型の半導体層中に注入してソースの一部及びドレ
インの一部となる第２導電型の第２の不純物領域を形成
する工程とを備え 配線形状の第１の導電膜の上部表面
と配線形状の第２の導電膜の側面とを残置させた第３の
導電膜を介して電気的に接続することを特徴とする電界
効果型半導体装置の製造方法であも 作用 本発明（友 上述の構成により、次のような作用が得ら
れも （１）バッファー膜の厚みを充分に大きくとることがで
きるので、上層の′Ｍ２の導電膜のエッチングを容易に
行うことができも （２）上層の第２の導電膜と下層の第１の導電膜との電
気的接続を第３の導電膜を介して簡単に達成できも （３）バッファー膜の厚みを充分に大きくとることがで
きるのて エッチング選択比の悪い異方性のドライエッ
チングで杖 上層のい第２の導電膜のエッチングが可能
となも 従ってカバレッジ形状が良好で、パターンの細
りのない電気抵抗の小さいゲート電極が得られも （４）下層の第１の導電膜を介して不純物イオンを半導
体基板中に導入する前く 第１の導電膜中にイオンを注
入し第１の導電膜をアモルファス（規則正しい原子配列
をもたない状態）化するので、パンチスルーストップと
ＬＤＤの不純物イオンがチャネリングを起こさず浅くて
均一な不純物分布が得られも 実施例 （実施例ｌ） 第１図（ａ）〜（ｄ）は本発明による第１の実施例とな
る電界効果型半導体装置の製造方法を示す一連の工程断
面図であａ 第１図（ａ）でｃｉＰ型シリコン単結晶基板１００上に
ｌθ〜２０ｎｍのゲート酸化膜１０１．第１の導電膜と
なる５０〜ｌ ００ｎｍのポリシリコン膜１０２，バッ
ファー膜となる１０〜２０ｎｍのシリコン酸化膜１０３
，第２の導電膜となる３００〜３５０ｎｍのポリシリコ
ン膜１０４を順次形成する。
第Ｉ図（ｂ）で代 通常のホトリソ工程にて、ゲート電
極形成予定部にレジストパターン（図示せず）を形成し
ポリシリコンＭ１０４をエッチングし 上層のゲート
電極となるｌ０４Ａを形成すも ここ式エッチングガス
はフッ素系の例えばＳＦ●を用一入 シリコン酸化Ｍ１
０３がエッチングストッパーの働きをする。次Ｋ，
ウェットエッチングによりシリコン酸化膜１０３を選択
的にエッチングし 第１の導電膜１０２を露出させａ
次く ゲート電極１０４Ａをマスクとして低加速エネル
ギー、例えば３０〜４０［ｅ■、ドーズ量３Ｅ１５〜Ｉ
Ｅ１６ｃ ｍ−”のイオン注入条件にてシリコンイオン
を注入しポリシリコン膜１０２をアモルファス化すも 第１図（Ｃ）で（よ ゲート電極１０４Ａをマスクとす
るイオン注入にてリンイオンをアモルファス化されたシ
リコン膜１０２を透過させて、Ｐ型半導体基板１００中
に注入Ｌ−Ｎ型の不純物領域１０５Ａ． １０５Ｂを形
成す第１図（（１）で１よ 一様に第３の導電膜である
ポリシリコン膜を２００〜３００ｎｍ堆積し 異方性ド
ライエッチングによりゲート電極１０４Ａの側壁にポリ
シリコン膜からなるスペーサ１０６Ａ， １０６Ｂを残
置させると同時へ ポリシリコン膜１０２をエッチング
し下層のゲート電極となる１０２Ａを形成すも 次に
ポリシリコン膜からなるゲート電極１０４Ａと側壁スペ
ーサ１０６Ａ， １０６Ｂをマスクとして不純物イオン
の注入にて、半導体基板中ヒ素イオンを注入しＮ型の不
純物領域１０７Ａ． １０７Ｂを形成すも この方法に
より得られたＬＤＤ構造はゲートとドレインがオーバー
ラップしており、高信頼性と高駆動力をもったデバイス
が得られも この構造上の特徴として（戴 次のようなものがあａ （１）Ｎ型の不純物領域１０５Ａ， １０５Ｂを形成す
るイオン注入を行なう前＆へ シリコン膜１０２がアモ
ルファス化されているた八 注入イオンがチャネリング
を起こさな（一 これによりサブミクロンデバイスで０
．２〜０．３ミクロンの浅く均一な不純物分布が得られ
トランジスタのチャネル長を小さくすることが容易で
あａ （２）ゲート電極１０４Ａとしてタングステンシリサイ
ド膜を用いる場合、ゲート電極１０４Ａのストレスがバ
ッファー膜１０３により緩和されるのでゲート絶縁膜１
０１やシリコン基板１００に加わる応力が減少する。ま
た バッファー膜１０３によりタングステンなどの金属
原子が拡散し ゲート絶縁膜力ぐ反応性の破壊を起こす
のを防ぐ。
極形成予定部にレジストパターン（図示せず）を形成し
ポリシリコンＭ１０４をエッチングし 上層のゲート
電極となるｌ０４Ａを形成すも ここ式エッチングガス
はフッ素系の例えばＳＦ●を用一入 シリコン酸化Ｍ１
０３がエッチングストッパーの働きをする。次Ｋ，
ウェットエッチングによりシリコン酸化膜１０３を選択
的にエッチングし 第１の導電膜１０２を露出させａ
次く ゲート電極１０４Ａをマスクとして低加速エネル
ギー、例えば３０〜４０［ｅ■、ドーズ量３Ｅ１５〜Ｉ
Ｅ１６ｃ ｍ−”のイオン注入条件にてシリコンイオン
を注入しポリシリコン膜１０２をアモルファス化すも 第１図（Ｃ）で（よ ゲート電極１０４Ａをマスクとす
るイオン注入にてリンイオンをアモルファス化されたシ
リコン膜１０２を透過させて、Ｐ型半導体基板１００中
に注入Ｌ−Ｎ型の不純物領域１０５Ａ． １０５Ｂを形
成す第１図（（１）で１よ 一様に第３の導電膜である
ポリシリコン膜を２００〜３００ｎｍ堆積し 異方性ド
ライエッチングによりゲート電極１０４Ａの側壁にポリ
シリコン膜からなるスペーサ１０６Ａ， １０６Ｂを残
置させると同時へ ポリシリコン膜１０２をエッチング
し下層のゲート電極となる１０２Ａを形成すも 次に
ポリシリコン膜からなるゲート電極１０４Ａと側壁スペ
ーサ１０６Ａ， １０６Ｂをマスクとして不純物イオン
の注入にて、半導体基板中ヒ素イオンを注入しＮ型の不
純物領域１０７Ａ． １０７Ｂを形成すも この方法に
より得られたＬＤＤ構造はゲートとドレインがオーバー
ラップしており、高信頼性と高駆動力をもったデバイス
が得られも この構造上の特徴として（戴 次のようなものがあａ （１）Ｎ型の不純物領域１０５Ａ， １０５Ｂを形成す
るイオン注入を行なう前＆へ シリコン膜１０２がアモ
ルファス化されているた八 注入イオンがチャネリング
を起こさな（一 これによりサブミクロンデバイスで０
．２〜０．３ミクロンの浅く均一な不純物分布が得られ
トランジスタのチャネル長を小さくすることが容易で
あａ （２）ゲート電極１０４Ａとしてタングステンシリサイ
ド膜を用いる場合、ゲート電極１０４Ａのストレスがバ
ッファー膜１０３により緩和されるのでゲート絶縁膜１
０１やシリコン基板１００に加わる応力が減少する。ま
た バッファー膜１０３によりタングステンなどの金属
原子が拡散し ゲート絶縁膜力ぐ反応性の破壊を起こす
のを防ぐ。
（３）バッファー膜１０３をエッチングストッパとして
用いるので、上層のゲート電極の形成が容易であり、
トランジスタ特性に影響を与える下層のゲート電極の幅
は 第３の導電膜の膜厚できまるのでバラツキが小さ（
〜 （４）第１の導電膜１０２と第２の導電膜１０４の組合
せを任意に選ぶことができるので、特に上層の第２の導
電膜１０４として、ゲート電極１０４Ａとなるポリシリ
コンの代わりにアモルファスシリコン等の非単結晶性の
半導体淡 またはタングステン、モリブデン等の金凰
タングステンシリサイＫ モリブデンシリサイド等の高
融点金属化合物等を用いることができ、ゲートの配線抵
抗を充分に下げることができも （５）バッファーｊＩ！１０３の厚みを充分に大きくと
ることができるの弘 上層の第２の導電膜１０４として
タングステン、モリブデン等の金艮 タングステンシリ
サイド、モリブデンシリサイド等の金属化合物等を用い
る場合 この上層の第２の導電膜と第１の導電膜との熱
膨優係数の差等によって生じるストレス（応力）を緩和
できも （６）バッファー膜として導電体膜を用いれＣ区ゲート
電極を低抵抗化することができも（実施例２） 第２図（ａ）〜（ｄ）は本発明による第２の実施例とな
る電解効果型半導体装置の製造方法を示す一連の工程断
面図であも 第１図（ａ）の工程の喪 第２図（ｂ）では通常のホト
リソ工程にて、ゲート電極形成予定部にレジストパター
ンを形成し ポリシリコンＭ１０４をエッチングし 上
層のゲート電極となる１０４Ａを形成すもここでミ エ
ッチングガスはフッ素系の例えばＳＦａを用１，ζ シ
リコン酸化膜１０３がエッチングストッパーの働きをす
も 次く ウェットエッチングによりシリコン酸化膜１
０３を選択的にエッチングし 第１の導電膜１０２を露
出させも 次番．：，ゲート電極１０４Ａをマスクとする大傾角（
２０〜３０度）イオン注入にてシリコンイオンを注入し
ポリシリコン膜１０２をアモルファス化すも第２図（ｂ
）で（よ ゲート電極１０４Ａをマスクとする同様の大
傾角イオン注入にてホウ素イオンをアモルファス化され
たシリコン膜１０２を透過させて、Ｐ型半導体基板１０
０中に注入ＬＰ型の不純物領域１０８Ａ， １０８Ｂを
形成すも 次番ミ ゲート電極１０４Ａマスクとするほぼ垂直方
向のイオン注入にてリンイオンをアモルファスシリコン
膜１０２を透過させてＰ型半導体基板１００中に注入し
Ｎ型の不純物領域１０５Ａ， １０５Ｂを形成すも第２
図（Ｃ）で４１ 一様に第３の導電膜であるポリシリ
コン膜を２００〜３００ｎｍ堆積し 異方性ドライエッ
チングによりゲート電極１０４Ａの側壁にポリシリコン
膜からなるスペーサ１０６Ａ， １０６Ｂを残置させる
と同時へ ポリシリコン膜１０２をエッチングし下層の
ゲート電極となる１０２Ａを形成す４ 次へ ポリシリ
コン膜からなる゛ゲート電極１０４Ａと側壁スペーサ−
１０６Ａ， １０６Ｂをマスクとするほぼ垂直方向の
不純物イオンの注入にて、半導体基板中にヒ素イオンを
注入しＮ型の不純物領域１０５Ａ， １０５Ｂより濃度
の高いＮ型の不純物領域１０８Ａ， １０８Ｂを形成す
もこのよう＆ζ 本発明により得られた電界効果型半導
体装置はパンチスルーストップのため導入された基板よ
り高濃度のＰ型の不純物領域１０８Ａ， １０８ＢがＮ
型の不純物領域１０５Ａ， １０５Ｂよりわずかにチャ
ネル側に位置するた八 基板バイアス効果を増大させる
ことなく、空乏層の伸びを抑制するため耐圧を大きくし
短チャネル効果を抑制できもまた 大傾角のシリコンイ
オン注入によりシリコン膜１０２をアモルファス化する
のて 注入イオンがチャネリングを起こさ哄 浅く均一
な不純物分布が得られるのでチャネル長の小さい微細な
デバイスも作成が可能であも 発明の効果 本発明の方法によれば 第２導電膜のエッチングが容易
で、ゲート幅のバラツキが少なく、かつ半導体基板中の
不純物分布が浅く均一に制御できるので微細化に適した
電解効果型トランジスタが得られ九 このトラ・ンジス
タはホットキャリアの発生が抑えられているのて 最小
線幅０．５ミクロン以下の集積回路においても電源電圧
を下げる必要がなく、高い駆動電流が得られ 微細化に
も大きく貢献するものであム
用いるので、上層のゲート電極の形成が容易であり、
トランジスタ特性に影響を与える下層のゲート電極の幅
は 第３の導電膜の膜厚できまるのでバラツキが小さ（
〜 （４）第１の導電膜１０２と第２の導電膜１０４の組合
せを任意に選ぶことができるので、特に上層の第２の導
電膜１０４として、ゲート電極１０４Ａとなるポリシリ
コンの代わりにアモルファスシリコン等の非単結晶性の
半導体淡 またはタングステン、モリブデン等の金凰
タングステンシリサイＫ モリブデンシリサイド等の高
融点金属化合物等を用いることができ、ゲートの配線抵
抗を充分に下げることができも （５）バッファーｊＩ！１０３の厚みを充分に大きくと
ることができるの弘 上層の第２の導電膜１０４として
タングステン、モリブデン等の金艮 タングステンシリ
サイド、モリブデンシリサイド等の金属化合物等を用い
る場合 この上層の第２の導電膜と第１の導電膜との熱
膨優係数の差等によって生じるストレス（応力）を緩和
できも （６）バッファー膜として導電体膜を用いれＣ区ゲート
電極を低抵抗化することができも（実施例２） 第２図（ａ）〜（ｄ）は本発明による第２の実施例とな
る電解効果型半導体装置の製造方法を示す一連の工程断
面図であも 第１図（ａ）の工程の喪 第２図（ｂ）では通常のホト
リソ工程にて、ゲート電極形成予定部にレジストパター
ンを形成し ポリシリコンＭ１０４をエッチングし 上
層のゲート電極となる１０４Ａを形成すもここでミ エ
ッチングガスはフッ素系の例えばＳＦａを用１，ζ シ
リコン酸化膜１０３がエッチングストッパーの働きをす
も 次く ウェットエッチングによりシリコン酸化膜１
０３を選択的にエッチングし 第１の導電膜１０２を露
出させも 次番．：，ゲート電極１０４Ａをマスクとする大傾角（
２０〜３０度）イオン注入にてシリコンイオンを注入し
ポリシリコン膜１０２をアモルファス化すも第２図（ｂ
）で（よ ゲート電極１０４Ａをマスクとする同様の大
傾角イオン注入にてホウ素イオンをアモルファス化され
たシリコン膜１０２を透過させて、Ｐ型半導体基板１０
０中に注入ＬＰ型の不純物領域１０８Ａ， １０８Ｂを
形成すも 次番ミ ゲート電極１０４Ａマスクとするほぼ垂直方
向のイオン注入にてリンイオンをアモルファスシリコン
膜１０２を透過させてＰ型半導体基板１００中に注入し
Ｎ型の不純物領域１０５Ａ， １０５Ｂを形成すも第２
図（Ｃ）で４１ 一様に第３の導電膜であるポリシリ
コン膜を２００〜３００ｎｍ堆積し 異方性ドライエッ
チングによりゲート電極１０４Ａの側壁にポリシリコン
膜からなるスペーサ１０６Ａ， １０６Ｂを残置させる
と同時へ ポリシリコン膜１０２をエッチングし下層の
ゲート電極となる１０２Ａを形成す４ 次へ ポリシリ
コン膜からなる゛ゲート電極１０４Ａと側壁スペーサ−
１０６Ａ， １０６Ｂをマスクとするほぼ垂直方向の
不純物イオンの注入にて、半導体基板中にヒ素イオンを
注入しＮ型の不純物領域１０５Ａ， １０５Ｂより濃度
の高いＮ型の不純物領域１０８Ａ， １０８Ｂを形成す
もこのよう＆ζ 本発明により得られた電界効果型半導
体装置はパンチスルーストップのため導入された基板よ
り高濃度のＰ型の不純物領域１０８Ａ， １０８ＢがＮ
型の不純物領域１０５Ａ， １０５Ｂよりわずかにチャ
ネル側に位置するた八 基板バイアス効果を増大させる
ことなく、空乏層の伸びを抑制するため耐圧を大きくし
短チャネル効果を抑制できもまた 大傾角のシリコンイ
オン注入によりシリコン膜１０２をアモルファス化する
のて 注入イオンがチャネリングを起こさ哄 浅く均一
な不純物分布が得られるのでチャネル長の小さい微細な
デバイスも作成が可能であも 発明の効果 本発明の方法によれば 第２導電膜のエッチングが容易
で、ゲート幅のバラツキが少なく、かつ半導体基板中の
不純物分布が浅く均一に制御できるので微細化に適した
電解効果型トランジスタが得られ九 このトラ・ンジス
タはホットキャリアの発生が抑えられているのて 最小
線幅０．５ミクロン以下の集積回路においても電源電圧
を下げる必要がなく、高い駆動電流が得られ 微細化に
も大きく貢献するものであム
第１図は本発明による第１の実施例となる電界効果型半
導体装置の製造方法を示す一連の工程断面は 第２図は
本発明による第２の実施例となる電界効果型半導体装置
の製造方法を示す一連の工程断面医 第３図は従来例に
おける電界効果型半導体装置の構造並びに製造方法を示
す工程断面図である。 １００・・・Ｐ型シリコン単結晶半導体基板１０１・・
・ゲート酸化風 １０３・・・バッファーｌＬ１０２，
１０２Ａ，１０４．１０４Ａ， １０４Ｂ， １０６．
１０６Ａ， １０６Ｂ・・・ボリシリ：’ ンａ
１０５Ａ，１０５Ｂ． ｌ０７Ａ． １０７Ｂ−Ｎ型不
純物領坂 ＩＤ８Ａ， １０８Ｂ−Ｐ型不純物領域
導体装置の製造方法を示す一連の工程断面は 第２図は
本発明による第２の実施例となる電界効果型半導体装置
の製造方法を示す一連の工程断面医 第３図は従来例に
おける電界効果型半導体装置の構造並びに製造方法を示
す工程断面図である。 １００・・・Ｐ型シリコン単結晶半導体基板１０１・・
・ゲート酸化風 １０３・・・バッファーｌＬ１０２，
１０２Ａ，１０４．１０４Ａ， １０４Ｂ， １０６．
１０６Ａ， １０６Ｂ・・・ボリシリ：’ ンａ
１０５Ａ，１０５Ｂ． ｌ０７Ａ． １０７Ｂ−Ｎ型不
純物領坂 ＩＤ８Ａ， １０８Ｂ−Ｐ型不純物領域
Claims (2)
- （１）第１導電型の半導体層の上にゲート用の第１の絶
縁膜を形成する工程と、前記第１の絶縁膜の上にゲート
電極となる第１の導電膜を形成する工程と、前記第１の
導電膜の上にバッファー膜を形成する工程と、前記バッ
ファー膜の上に第２の導電膜を形成する工程と、前記バ
ッファー膜をエッチングのストッパーとして用い、前記
第２の導電膜を配線形状にエッチングする工程と、前記
配線形状の第２の導電膜をマスクとして用い前記バッフ
ァー膜をエッチングする工程と、前記配線形状の第２の
導電膜をマスクとして用いるイオン注入により前記第１
の導電膜をアモルファス化する工程と、前記配線形状の
第２の導電膜をマスクとして用いるイオン注入により、
第２導電型の不純物を前記アモルファス化された第１の
導電膜を透過させて、前記第１導電型の半導体層中に注
入して、ソース及びドレインとなる第２導電型の第１の
不純物領域を形成する工程と、前記配線形状の第２の導
電膜の側面と前記エッチングされたバッファー膜の側面
に第３の導電膜を残置させ、第１の導電膜の上部表面と
第２の導電膜の側面とを第３の導電膜を介して接続する
工程と、前記残置させた第３の導電膜と前記配線形状の
第２の導電膜をエッチングマスクとして用い、前記第１
の導電膜を配線形状にエッチングする工程と、前記残置
させた第３の導電膜と前記配線形状の第２の導電膜をマ
スクとして用いるイオン注入により、第２導電型の不純
物を前記第１導電型の半導体層中に注入してソースの一
部及びドレインの一部となる第２導電型の第２の不純物
領域を形成する工程とを備え、配線形状の第１の導電膜
の上部表面と配線形状の第２の導電膜の側面とを残置さ
せた第３の導電膜を介して電気的に接続することを特徴
とする電界効果型半導体装置の製造方法。 - （２）第１導電型の半導体層の上にゲート用の第１の絶
縁膜を形成する工程と、前記第１の絶縁膜の上にゲート
電極となる第１の導電膜を形成する工程と、前記第１の
導電膜の上にバッファー膜を形成する工程と、前記バッ
ファー膜の上に第２の導電膜を形成する工程と、前記バ
ッファー膜をエッチングのストッパーとして用い、前記
第２の導電膜を配線形状にエッチングする工程と、前記
配線形状の第２の導電膜をマスクとして用い前記バッフ
ァー膜をエッチングする工程と、前記配線形状の第２の
導電膜をマスクとして用いる斜め方向のイオン注入によ
り前記第１の導電膜をアモルファス化する工程と、前記
配線形状の第２の導電膜をマスクとして用いる斜め方向
のイオン注入により、第１導電型の不純物を前記アモル
ファス化された第１の導電膜を透過させて、前記第１導
電型の半導体層中に注入して、半導体層より濃度の高い
第１導電型の第１の不純物領域を形成する工程と、前記
配線形状の第２の導電膜をマスクとして用いるほぼ垂直
方向のイオン注入により、第２導電型の不純物を前記ア
モルファス化された第１の導電膜を透過させて、前記第
１導電型の半導体層中に注入して、ソース及びドレイン
となる第２導電型の第２の不純物領域を形成する工程と
、前記配線形状の第２の導電膜の側面と前記エッチング
されたバッファー膜の側面に第３の導電膜を残置させ、
第１の導電膜の上部表面と第２の導電膜の側面とを第３
の導電膜を介して接続する工程と、前記残置させた第３
の導電膜と前記配線形状の第２の導電膜をエッチングマ
スクとして用い、前記第１の導電膜を配線形状にエッチ
ングする工程と、前記残置させた第３の導電膜と前記配
線形状の第２の導電膜をマスクとして用いるほぼ垂直方
向のイオン注入により、第２導電型の不純物を前記第１
導電型の半導体層中に注入してソースの一部及びドレイ
ンの一部となる第２導電型の第３の不純物領域を形成す
る工程とを備え、第１導電型の第１の不純物領域をパン
チスルーストッパーとして用い、配線形状の第１の導電
膜の上部表面と配線形状の第２の導電膜の側面とを残置
させた第３の導電膜を介して電気的に接続することを特
徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013866A JPH03218636A (ja) | 1990-01-24 | 1990-01-24 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013866A JPH03218636A (ja) | 1990-01-24 | 1990-01-24 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218636A true JPH03218636A (ja) | 1991-09-26 |
Family
ID=11845167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013866A Pending JPH03218636A (ja) | 1990-01-24 | 1990-01-24 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218636A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304504A (en) * | 1991-12-18 | 1994-04-19 | Sgs-Thomson Microelectronics, Inc. | Method of forming a gate overlap LDD structure |
| JP2024524871A (ja) * | 2021-06-08 | 2024-07-09 | エイエムエス－オスラム インターナショナル ゲーエムベーハー | オプトエレクトロニクスデバイス及びその加工方法 |
-
1990
- 1990-01-24 JP JP2013866A patent/JPH03218636A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304504A (en) * | 1991-12-18 | 1994-04-19 | Sgs-Thomson Microelectronics, Inc. | Method of forming a gate overlap LDD structure |
| JP2024524871A (ja) * | 2021-06-08 | 2024-07-09 | エイエムエス－オスラム インターナショナル ゲーエムベーハー | オプトエレクトロニクスデバイス及びその加工方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100524654C (zh) | 含有掺杂高-k侧壁隔片的场效应晶体管的漏极/源极延伸结构 | |
| JPH0669229A (ja) | Ｇｏｌｄ構造を有する半導体素子の製造方法 | |
| KR100414735B1 (ko) | 반도체소자 및 그 형성 방법 | |
| JPH10209445A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH077773B2 (ja) | 半導体装置の製造方法 | |
| KR100537103B1 (ko) | 수직형 트랜지스터의 제조방법 | |
| US5523605A (en) | Semiconductor device and method for forming the same | |
| US8362530B2 (en) | Semiconductor device including MISFET and its manufacture method | |
| JP2002299613A (ja) | 縦型電界効果トランジスタ及び半導体装置の製造方法 | |
| JP2924947B2 (ja) | 半導体装置の製造方法 | |
| JPH03218636A (ja) | 電界効果型半導体装置の製造方法 | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPH11220128A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR100537096B1 (ko) | 수직형 트랜지스터의 제조방법 | |
| JPS59119870A (ja) | 半導体装置の製造方法 | |
| JPH08213601A (ja) | 半導体装置とその製造方法 | |
| JPH0493080A (ja) | 半導体装置およびその製造方法 | |
| JPH04146627A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JP2004221245A (ja) | 半導体装置及びその製造方法 | |
| JP2887902B2 (ja) | 半導体装置の製造方法 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| JPS6376481A (ja) | 半導体装置及びその製造方法 | |
| JPS63300566A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0492436A (ja) | 半導体装置 | |
| JPH053135B2 (ja) |