JPH04304547A - データ転送方式 - Google Patents
データ転送方式Info
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- JPH04304547A JPH04304547A JP9267391A JP9267391A JPH04304547A JP H04304547 A JPH04304547 A JP H04304547A JP 9267391 A JP9267391 A JP 9267391A JP 9267391 A JP9267391 A JP 9267391A JP H04304547 A JPH04304547 A JP H04304547A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、複数の記憶素子間で
のデータ転送、制御等を行うデータ変換装置のデータ転
送方式に関するものである。
のデータ転送、制御等を行うデータ変換装置のデータ転
送方式に関するものである。
【０００２】
【従来の技術】図５は従来のデータ転送方式を実現する
データ変換装置の構成を示すブロック図であり、図にお
いて、１はデータ転送、制御等を行うプロセッサ、２は
前記プロセッサ１から出力されるアドレスに応じてデー
タ格納ＲＯＭ群４を構成する複数のデータ格納ＲＯＭ４
ａ，４ｂのうち１個を選択するＲＯＭ制御回路、３は前
記ＲＯＭ制御回路２から出力されるデータ格納ＲＯＭ選
択信号、４は複数のデータ格納ＲＯＭ４ａ，４ｂから構
成されるデータ格納ＲＯＭ群、５は前プロセッサ１から
出力されるアドレスに応じてデータ変換ＲＡＭ群７を構
成する複数のデータ変換ＲＡＭ７ａ，７ｂのうち１個を
選択するＲＡＭ制御回路、６は前記ＲＡＭ制御回路５か
ら出力されるデータ変換ＲＡＭ選択信号、７は複数のデ
ータ変換ＲＡＭ７ａ，７ｂから構成されるデータ変換Ｒ
ＡＭ群７，８は前記各データ格納ＲＯＭ４ａ，４ｂから
転送されるデータを一旦保持し、転送専用バスを介して
各データ変換ＲＡＭ７ａ，７ｂに書込んでいく切換バッ
ファである。
データ変換装置の構成を示すブロック図であり、図にお
いて、１はデータ転送、制御等を行うプロセッサ、２は
前記プロセッサ１から出力されるアドレスに応じてデー
タ格納ＲＯＭ群４を構成する複数のデータ格納ＲＯＭ４
ａ，４ｂのうち１個を選択するＲＯＭ制御回路、３は前
記ＲＯＭ制御回路２から出力されるデータ格納ＲＯＭ選
択信号、４は複数のデータ格納ＲＯＭ４ａ，４ｂから構
成されるデータ格納ＲＯＭ群、５は前プロセッサ１から
出力されるアドレスに応じてデータ変換ＲＡＭ群７を構
成する複数のデータ変換ＲＡＭ７ａ，７ｂのうち１個を
選択するＲＡＭ制御回路、６は前記ＲＡＭ制御回路５か
ら出力されるデータ変換ＲＡＭ選択信号、７は複数のデ
ータ変換ＲＡＭ７ａ，７ｂから構成されるデータ変換Ｒ
ＡＭ群７，８は前記各データ格納ＲＯＭ４ａ，４ｂから
転送されるデータを一旦保持し、転送専用バスを介して
各データ変換ＲＡＭ７ａ，７ｂに書込んでいく切換バッ
ファである。
【０００３】次に動作について図６のフローチャートを
用いて説明する。ここでは、データ格納ＲＯＭ群４のデ
ータＲＯＭ４ａからデータ変換ＲＡＭ群７のデータ変換
ＲＡＭ７ａに対して変換データを転送する場合について
説明する。
用いて説明する。ここでは、データ格納ＲＯＭ群４のデ
ータＲＯＭ４ａからデータ変換ＲＡＭ群７のデータ変換
ＲＡＭ７ａに対して変換データを転送する場合について
説明する。
【０００４】まず、変換データの転送処理が起動される
と、プロセッサ１はＲＯＭ制御回路２に対してアドレス
信号を出力し、該アドレスに応じてＲＯＭ制御回路２か
らデータ格納ＲＯＭ選択信号３ａを出力させ、所望のデ
ータ格納ＲＯＭ４ａに対してアクセス可能にする（ステ
ップＳＴ１）。そして、前記プロセッサ１は転送開始の
読出しアドレスを設定し（ステップＳＴ２）、該データ
格納ＲＯＭ４ａから該当データを読込む（ステップＳＴ
３）。
と、プロセッサ１はＲＯＭ制御回路２に対してアドレス
信号を出力し、該アドレスに応じてＲＯＭ制御回路２か
らデータ格納ＲＯＭ選択信号３ａを出力させ、所望のデ
ータ格納ＲＯＭ４ａに対してアクセス可能にする（ステ
ップＳＴ１）。そして、前記プロセッサ１は転送開始の
読出しアドレスを設定し（ステップＳＴ２）、該データ
格納ＲＯＭ４ａから該当データを読込む（ステップＳＴ
３）。
【０００５】一方、このプロセッサ１はＲＡＭ制御回路
５に対してアドレス信号を出力し、該アドレスに応じて
ＲＡＭ制御回路５からデータ変換ＲＡＭ選択信号６ａを
出力させ、所望のデータ変換ＲＡＭ７ａに対してアクセ
ス可能にする（ステップＳＴ４）。そして、一旦読込ん
だ変換データを切換バッファを介して転送専用バスを用
いて該データ変換ＲＡＭ７ａに書込み（ステップＳＴ５
）、以後、転送アドレスを更新しながら（ステップＳＴ
６）、すべての変換データを転送完了するまで前記ステ
ップＳＴ１〜ＳＴ５の動作を繰返す（ステップＳＴ７）
。
５に対してアドレス信号を出力し、該アドレスに応じて
ＲＡＭ制御回路５からデータ変換ＲＡＭ選択信号６ａを
出力させ、所望のデータ変換ＲＡＭ７ａに対してアクセ
ス可能にする（ステップＳＴ４）。そして、一旦読込ん
だ変換データを切換バッファを介して転送専用バスを用
いて該データ変換ＲＡＭ７ａに書込み（ステップＳＴ５
）、以後、転送アドレスを更新しながら（ステップＳＴ
６）、すべての変換データを転送完了するまで前記ステ
ップＳＴ１〜ＳＴ５の動作を繰返す（ステップＳＴ７）
。
【０００６】
【発明が解決しようとする課題】従来のデータ転送方式
は以上のように構成されているので、転送制御を行うプ
ロセッサはアドレスバス、データバス、及び転送専用バ
スを専有しなければならず、処理負荷が大きくなるとと
もに、転送専用に多くのアドレス線及びデータ線が必要
となるためシステム規模が大きくなるなどの課題があっ
た。
は以上のように構成されているので、転送制御を行うプ
ロセッサはアドレスバス、データバス、及び転送専用バ
スを専有しなければならず、処理負荷が大きくなるとと
もに、転送専用に多くのアドレス線及びデータ線が必要
となるためシステム規模が大きくなるなどの課題があっ
た。
【０００７】この発明は上記のような課題を解消するた
めになされたもので、データ転送のためのハードウェア
部分を専用化することで、転送制御を行うプロセッサの
負荷軽減及び処理時間の短縮を可能にするとともに、シ
ステム規模の小型化を可能にするデータ転送方式を得る
ことを目的とする。
めになされたもので、データ転送のためのハードウェア
部分を専用化することで、転送制御を行うプロセッサの
負荷軽減及び処理時間の短縮を可能にするとともに、シ
ステム規模の小型化を可能にするデータ転送方式を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】請求項（１）の発明に係
るデータ転送方式は、プロセッサからの起動指示により
ＲＯＭ制御回路において、読出しアドレスを設定して転
送開始を指示する制御コマンドとともにデータ格納ＲＯ
Ｍ群から読出したデータを転送専用バスに出力し、該制
御コマンドを受けたＲＡＭ制御回路において、書込みア
ドレスの設定を開始し、前記転送専用バスを介して受信
するデータを逐次データ変換ＲＡＭ群に書込むことによ
り、前記プロセッサの制御とは独立してデータ転送を行
うようにしたものである。
るデータ転送方式は、プロセッサからの起動指示により
ＲＯＭ制御回路において、読出しアドレスを設定して転
送開始を指示する制御コマンドとともにデータ格納ＲＯ
Ｍ群から読出したデータを転送専用バスに出力し、該制
御コマンドを受けたＲＡＭ制御回路において、書込みア
ドレスの設定を開始し、前記転送専用バスを介して受信
するデータを逐次データ変換ＲＡＭ群に書込むことによ
り、前記プロセッサの制御とは独立してデータ転送を行
うようにしたものである。
【０００９】また、請求項（２）の発明に係るデータ転
送方式は、請求項（１）の発明に係るデータ転送方式を
実現するデータ変換装置において、前記ＲＡＭ制御回路
を複数個備えた構成とし、各ＲＡＭ制御回路にそれぞれ
自回路選択回路を設け、前記ＲＯＭ制御回路の転送先を
各ＲＡＭ制御回路で判断させるようにしたものである。
送方式は、請求項（１）の発明に係るデータ転送方式を
実現するデータ変換装置において、前記ＲＡＭ制御回路
を複数個備えた構成とし、各ＲＡＭ制御回路にそれぞれ
自回路選択回路を設け、前記ＲＯＭ制御回路の転送先を
各ＲＡＭ制御回路で判断させるようにしたものである。
【００１０】また、請求項（３）の発明に係るデータ転
送方式は、前記請求項（２）の発明に係るデータ転送方
式を実現するデータ変換装置において、前記ＲＯＭ制御
回路と複数のＲＡＭ制御回路間を１本のシリアルライン
で接続し、前記ＲＯＭ制御回路にパラレル／シリアル変
換回路、及び各ＲＡＭ制御回路にシリアル／パラレル変
換回路を備えるようにしたものである。
送方式は、前記請求項（２）の発明に係るデータ転送方
式を実現するデータ変換装置において、前記ＲＯＭ制御
回路と複数のＲＡＭ制御回路間を１本のシリアルライン
で接続し、前記ＲＯＭ制御回路にパラレル／シリアル変
換回路、及び各ＲＡＭ制御回路にシリアル／パラレル変
換回路を備えるようにしたものである。
【００１１】
【作用】請求項（１）乃至（３）の発明におけるデータ
転送方式は、制御コマンドを用いてＲＯＭ制御回路から
ＲＡＭ制御回路を制御することにより、データ転送のた
めのハードウェア部分を専用化したので、転送制御を行
っていたプロセッサは該データ転送中に他の処理を行う
ことが可能となり、また、ハードウェア自身でデータ転
送を行うため高速化できる。
転送方式は、制御コマンドを用いてＲＯＭ制御回路から
ＲＡＭ制御回路を制御することにより、データ転送のた
めのハードウェア部分を専用化したので、転送制御を行
っていたプロセッサは該データ転送中に他の処理を行う
ことが可能となり、また、ハードウェア自身でデータ転
送を行うため高速化できる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１は請求項（１）の発明の一実施例によるデー
タ転送方式を実現するデータ変換装置の構成を示すブロ
ック図であり、従来のデータ変換装置（図５）と同一又
は相当部分には同一符号を付して説明を省略する。
する。図１は請求項（１）の発明の一実施例によるデー
タ転送方式を実現するデータ変換装置の構成を示すブロ
ック図であり、従来のデータ変換装置（図５）と同一又
は相当部分には同一符号を付して説明を省略する。
【００１３】図１において２ａはＲＯＭ制御回路であり
、この構成は図２に示すように、プロセッサ１から出力
されるアドレス信号から起動指示を受けるプロセッサ用
デコーダ１６、制御コマンドを作成するとともに、転送
シーケンスを制御するデータ送信制御回路１７、データ
格納ＲＯＭ群４の読出しアドレスを作成するＲＯＭアド
レス作成回路１８、前記データ送信制御回路１７の制御
によりデータ格納ＲＯＭ群４へのアクセスを有効（デー
タ格納ＲＯＭ選択信号の出力）にするＲＯＭ・ＣＳ作成
回路１９、及び前記データ送信制御回路１７からの制御
コマンドと前記データ格納ＲＯＭ群４から読み出したデ
ータとを該データ送信制御回路１７の制御でセレクトす
るデータ／コマンドセレクタ２０から構成されている。
、この構成は図２に示すように、プロセッサ１から出力
されるアドレス信号から起動指示を受けるプロセッサ用
デコーダ１６、制御コマンドを作成するとともに、転送
シーケンスを制御するデータ送信制御回路１７、データ
格納ＲＯＭ群４の読出しアドレスを作成するＲＯＭアド
レス作成回路１８、前記データ送信制御回路１７の制御
によりデータ格納ＲＯＭ群４へのアクセスを有効（デー
タ格納ＲＯＭ選択信号の出力）にするＲＯＭ・ＣＳ作成
回路１９、及び前記データ送信制御回路１７からの制御
コマンドと前記データ格納ＲＯＭ群４から読み出したデ
ータとを該データ送信制御回路１７の制御でセレクトす
るデータ／コマンドセレクタ２０から構成されている。
【００１４】また、図１において５ａはＲＡＭ制御回路
であり、この構成は図２に示すように、前記ＲＯＭ制御
回路２ａからの変換データあるいは制御コマンドを受信
し、該変換データの書込み制御を行うデータ受信制御回
路２１、前記データ受信制御回路２１の制御で、該変換
データを書込むデータ変換ＲＡＭ群７のアドレスを作成
するＲＡＭアドレス作成回路２２、及び前記データ受信
制御回路２１の制御で、データ変換ＲＡＭ群７へのアク
セスを有効（データ変換ＲＡＭ選択信号の出力）にする
ＲＡＭ・ＷＥ作成回路２３から構成されている。
であり、この構成は図２に示すように、前記ＲＯＭ制御
回路２ａからの変換データあるいは制御コマンドを受信
し、該変換データの書込み制御を行うデータ受信制御回
路２１、前記データ受信制御回路２１の制御で、該変換
データを書込むデータ変換ＲＡＭ群７のアドレスを作成
するＲＡＭアドレス作成回路２２、及び前記データ受信
制御回路２１の制御で、データ変換ＲＡＭ群７へのアク
セスを有効（データ変換ＲＡＭ選択信号の出力）にする
ＲＡＭ・ＷＥ作成回路２３から構成されている。
【００１５】次に請求項（１）の発明の動作について説
明する。ここでは、データ格納ＲＯＭ群４のデータ格納
ＲＯＭ４ａからデータ変換ＲＡＭ群７のデータ変換ＲＡ
Ｍ７ａに対して変換データの転送を行う場合について説
明する。
明する。ここでは、データ格納ＲＯＭ群４のデータ格納
ＲＯＭ４ａからデータ変換ＲＡＭ群７のデータ変換ＲＡ
Ｍ７ａに対して変換データの転送を行う場合について説
明する。
【００１６】まず、データ転送処理が起動されると、プ
ロセッサ１から出力されたアドレス信号を入力したプロ
セッサ用デコーダ１６がデータ送信制御回路１７に対し
て起動信号を出力する。そして、このデータ送信制御回
路１７は転送処理開始の制御コマンドを出力するととも
に、ＲＯＭアドレス作成回路１８から出力するアドレス
値をスタート値に設定する。
ロセッサ１から出力されたアドレス信号を入力したプロ
セッサ用デコーダ１６がデータ送信制御回路１７に対し
て起動信号を出力する。そして、このデータ送信制御回
路１７は転送処理開始の制御コマンドを出力するととも
に、ＲＯＭアドレス作成回路１８から出力するアドレス
値をスタート値に設定する。
【００１７】一方、ＲＯＭ・ＣＳ作成回路１９では前記
ＲＯＭアドレス作成回路１８から出力されたアドレスと
前記データ送信制御回路１７からの制御信号によりデー
タ格納ＲＯＭ４ａをアクセスする。そして、アクセスさ
れたデータはＲＯＭデータバスを介してデコーダ／コマ
ンドセレクタ２０に入力され、前記データ送信制御回路
１７の制御により選択出力される。なお、この際、デー
タ送信制御回路１７はタイミング信号を出力してデータ
出力された旨をＲＡＭ制御回路５ａに通知する。
ＲＯＭアドレス作成回路１８から出力されたアドレスと
前記データ送信制御回路１７からの制御信号によりデー
タ格納ＲＯＭ４ａをアクセスする。そして、アクセスさ
れたデータはＲＯＭデータバスを介してデコーダ／コマ
ンドセレクタ２０に入力され、前記データ送信制御回路
１７の制御により選択出力される。なお、この際、デー
タ送信制御回路１７はタイミング信号を出力してデータ
出力された旨をＲＡＭ制御回路５ａに通知する。
【００１８】次にＲＡＭ制御回路５ａでは、前記ＲＯＭ
制御回路２ａから送信されたデータを、データ受信制御
回路２１が選択受信して、アドレス作成の指示をＲＡＭ
アドレス作成回路２２へ出力する。そして、ＲＡＭ・Ｗ
Ｅ作成回路２３は前記ＲＡＭアドレス作成回路２２から
出力されるアドレス値とデータ受信制御回路２１からの
制御信号により該アドレス値に対応したデータ変換ＲＡ
Ｍ７ａにアクセスし、ＲＡＭデータバスを介して受信す
るデータを書込んでいく。
制御回路２ａから送信されたデータを、データ受信制御
回路２１が選択受信して、アドレス作成の指示をＲＡＭ
アドレス作成回路２２へ出力する。そして、ＲＡＭ・Ｗ
Ｅ作成回路２３は前記ＲＡＭアドレス作成回路２２から
出力されるアドレス値とデータ受信制御回路２１からの
制御信号により該アドレス値に対応したデータ変換ＲＡ
Ｍ７ａにアクセスし、ＲＡＭデータバスを介して受信す
るデータを書込んでいく。
【００１９】次に、請求項（２）の発明に係るデータ転
送方式について説明する。前述した請求項（１）の発明
では、ＲＯＭ制御回路２ａとＲＡＭ制御回路５ａとの間
で転送専用バスを介して１対１のデータ転送を行ってい
たが、図３に示すように、該ＲＯＭ制御回路２ａからＮ
（≧２）個のＲＡＭ制御回路５ａへデータ転送を行って
もよい。
送方式について説明する。前述した請求項（１）の発明
では、ＲＯＭ制御回路２ａとＲＡＭ制御回路５ａとの間
で転送専用バスを介して１対１のデータ転送を行ってい
たが、図３に示すように、該ＲＯＭ制御回路２ａからＮ
（≧２）個のＲＡＭ制御回路５ａへデータ転送を行って
もよい。
【００２０】この場合、各ＲＡＭ制御回路５ａは自回路
選択回路２４を備えており、この自回路選択回路２４は
ＲＯＭ制御回路２ａにおけるデータ送信制御回路１７の
出力である制御コマンドとタイミング信号が入力される
デコーダであり、前記データ送信制御回路１７が出力す
る制御コマンドにより対応する自ＲＡＭ制御回路５ａを
動作有効にすることで、複数のＲＡＭ制御回路５ａのデ
ータ変換ＲＡＭに転送専用バスのみでデータ転送を可能
にする。
選択回路２４を備えており、この自回路選択回路２４は
ＲＯＭ制御回路２ａにおけるデータ送信制御回路１７の
出力である制御コマンドとタイミング信号が入力される
デコーダであり、前記データ送信制御回路１７が出力す
る制御コマンドにより対応する自ＲＡＭ制御回路５ａを
動作有効にすることで、複数のＲＡＭ制御回路５ａのデ
ータ変換ＲＡＭに転送専用バスのみでデータ転送を可能
にする。
【００２１】次に、請求項（３）の発明に係るデータ転
送方式について説明する。図４では、ＲＯＭ制御回路２
ａにデータ送信回路の出力段にパラレル／シリアル変換
回路２５を設け、各ＲＡＭ制御回路５ａのそれぞれの入
力段にシリアル／パラレル変換回路２６を設けている。 これにより、転送専用バス（複数本でデータ転送してい
た）を１本のシリアルラインにすることができ、当該伝
送系が簡略化できる。
送方式について説明する。図４では、ＲＯＭ制御回路２
ａにデータ送信回路の出力段にパラレル／シリアル変換
回路２５を設け、各ＲＡＭ制御回路５ａのそれぞれの入
力段にシリアル／パラレル変換回路２６を設けている。 これにより、転送専用バス（複数本でデータ転送してい
た）を１本のシリアルラインにすることができ、当該伝
送系が簡略化できる。
【００２２】
【発明の効果】以上のように、この請求項（１）乃至（
３）の発明によればプロセッサの制御とは別個に、該プ
ロセッサからデータ転送の起動指示としてアドレス信号
を受けたＲＯＭ制御回路で、転送開始を指示する制御コ
マンドとともにデータ格納ＲＯＭから読出したデータを
転送専用バスに出力し、該制御コマンドを受けたＲＡＭ
制御回路では、前記転送専用バスを介して受信したデー
タをデータ変換ＲＡＭ群に書込むことにより、データ転
送のためのハードウェア部分を専用化するように構成し
たので、前記プロセッサはデータ転送処理中に他の処理
を行うことが可能となるとともに、専用回路のため高速
化できる。また、信号線数が少なくなるため全体的なシ
ステム規模を小型化できる効果がある。
３）の発明によればプロセッサの制御とは別個に、該プ
ロセッサからデータ転送の起動指示としてアドレス信号
を受けたＲＯＭ制御回路で、転送開始を指示する制御コ
マンドとともにデータ格納ＲＯＭから読出したデータを
転送専用バスに出力し、該制御コマンドを受けたＲＡＭ
制御回路では、前記転送専用バスを介して受信したデー
タをデータ変換ＲＡＭ群に書込むことにより、データ転
送のためのハードウェア部分を専用化するように構成し
たので、前記プロセッサはデータ転送処理中に他の処理
を行うことが可能となるとともに、専用回路のため高速
化できる。また、信号線数が少なくなるため全体的なシ
ステム規模を小型化できる効果がある。
【図１】請求項（１）の発明の一実施例によるデータ転
送方式を実現するデータ変換装置の構成を示すブロック
図である。
送方式を実現するデータ変換装置の構成を示すブロック
図である。
【図２】図１のデータ変換装置におけるＲＯＭ制御回路
及びＲＡＭ制御回路の構成を示すブロック図である。
及びＲＡＭ制御回路の構成を示すブロック図である。
【図３】請求項（２）の発明の一実施例によるデータ転
送方式を実現するデータ変換装置におけるＲＯＭ制御回
路及びＲＡＭ制御回路の構成を示すブロック図である。
送方式を実現するデータ変換装置におけるＲＯＭ制御回
路及びＲＡＭ制御回路の構成を示すブロック図である。
【図４】請求項（３）の発明の一実施例によるデータ転
送方式を実現するデータ変換装置におけるＲＯＭ制御回
路及びＲＡＭ制御回路の構成を示すブロック図である。
送方式を実現するデータ変換装置におけるＲＯＭ制御回
路及びＲＡＭ制御回路の構成を示すブロック図である。
【図５】従来のデータ転送方式を実現するデータ変換装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図６】従来のデータ転送方式の動作を説明するフロー
チャートである。
チャートである。
１ プロセッサ
２ａ ＲＯＭ制御回路
４ データ格納ＲＯＭ群
５ａ ＲＡＭ制御回路
７ データ変換ＲＡＭ群
Claims (3)
- 【請求項１】 データ格納ＲＯＭ群の所定のＲＯＭに
格納されているデータをデータ変換ＲＡＭ群の所定のＲ
ＡＭに転送制御するプロセッサから出力されたアドレス
に応じて、前記ＲＯＭを選択するＲＯＭ制御回路と、前
記プロセッサから出力されたアドレスに応じて、前記Ｒ
ＡＭを選択するＲＡＭ制御回路とを備えたデータ変換装
置において、前記ＲＯＭ制御回路は、前記プロセッサか
らの起動指示により読出しアドレスのスタート値を設定
し、転送開始を指示する制御コマンドとともに前記デー
タ格納ＲＯＭ群にアクセスして読出したデータをデータ
転送専用のバスに出力し、前記ＲＡＭ制御回路は、前記
ＲＯＭ制御回路からの制御コマンドを受けて書込みアド
レスの設定を開始するとともに、前記バスを介して受信
するデータを逐次書込んでいくことにより、前記プロセ
ッサの制御とは独立してデータ転送を行うことを特徴と
するデータ転送方式。 - 【請求項２】 データ格納ＲＯＭ群の所定のＲＯＭに
格納されているデータをデータ変換ＲＡＭ群の所定のＲ
ＡＭに転送制御するプロセッサから出力されたアドレス
に応じて、前記ＲＯＭを選択するＲＯＭ制御回路と、前
記プロセッサから出力されたアドレスに応じて、前記Ｒ
ＡＭを選択する複数のＲＡＭ制御回路とを備えたデータ
変換装置において、前記ＲＯＭ制御回路は、前記プロセ
ッサからの起動指示により読出しアドレスのスタート値
を設定し、転送開始を指示する制御コマンドとともに前
記データ格納ＲＯＭ群にアクセスして読出したデータを
データ転送専用のバスに出力し、前記複数のＲＡＭ制御
回路は、前記ＲＯＭ制御回路から出力される制御コマン
ドの転送先が自回路か否かを判断する自回路選択回路を
それぞれ備え、前記自回路選択回路で自回路であると判
断したＲＡＭ制御回路は、前記ＲＯＭ制御回路からの制
御コマンドを受けて書込みアドレスの設定を開始すると
ともに、前記バスを介して受信するデータを逐次書込ん
でいくことにより、前記プロセッサの制御とは独立して
データ転送を行うことを特徴とするデータ転送方式。 - 【請求項３】 データ格納ＲＯＭ群の所定のＲＯＭに
格納されているデータをデータ変換ＲＡＭ群の所定のＲ
ＡＭに転送制御するプロセッサから出力されたアドレス
に応じて、前記ＲＯＭを選択するＲＯＭ制御回路と、前
記プロセッサから出力されたアドレスに応じて、前記Ｒ
ＡＭを選択する複数のＲＡＭ制御回路とを備えたデータ
変換装置において、前記ＲＯＭ制御回路及び複数のＲＡ
Ｍ制御回路間のデータ転送専用のバスをシリアルライン
とし、前記ＲＯＭ制御回路は、このシリアルラインに出
力するためのパラレル／シリアル変換回路を備え、前記
プロセッサからの起動指示により読出しアドレスのスタ
ート値を設定し、転送開始を指示する制御コマンドとと
もに前記データ格納ＲＯＭ群にアクセスして読出したデ
ータをシリアルデータとしてデータ転送専用のバスに出
力し、前記複数のＲＡＭ制御回路は、前記バスからのシ
リアルデータを受信するためのシリアル／パラレル変換
回路とともに前記ＲＯＭ制御回路から出力される制御コ
マンドの転送先が自回路か否かを判断する自回路選択回
路をそれぞれ備え、前記自回路選択回路で自回路である
と判断したＲＡＭ制御回路は、前記ＲＯＭ制御回路から
の制御コマンドを受けて書込みアドレスの設定を開始す
るとともに、前記バスを介して受信するデータを逐次書
込んでいくことにより、前記プロセッサの制御とは独立
してデータ転送を行うことを特徴とするデータ転送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267391A JPH04304547A (ja) | 1991-04-01 | 1991-04-01 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267391A JPH04304547A (ja) | 1991-04-01 | 1991-04-01 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304547A true JPH04304547A (ja) | 1992-10-27 |
Family
ID=14061005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267391A Pending JPH04304547A (ja) | 1991-04-01 | 1991-04-01 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267155A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | メモリシステム |
-
1991
- 1991-04-01 JP JP9267391A patent/JPH04304547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267155A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | メモリシステム |
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