JPH04304643A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH04304643A JPH04304643A JP9263891A JP9263891A JPH04304643A JP H04304643 A JPH04304643 A JP H04304643A JP 9263891 A JP9263891 A JP 9263891A JP 9263891 A JP9263891 A JP 9263891A JP H04304643 A JPH04304643 A JP H04304643A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor substrate
- gate
- gate electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の構成素
子である電界効果トランジスタの製造方法に関するもの
である。
子である電界効果トランジスタの製造方法に関するもの
である。
【０００２】
【従来の技術】図１（ａ）〜（ｇ）は電界効果トランジ
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、同図（ａ）に示すように半絶縁性を有す
る半導体基板１を用意し、フォトレジストをマスクとし
てイオン注入を用いてｎ型半導体能動層２を形成する。 次に同図（ｂ）に示すようにＷＳｉ，ＷＡｌ，ＷＳｉＮ
などの耐熱性に優れたゲート材料８を積層する。次に同
図（ｃ）に示すようにフォトレジストをマスク９として
前記ゲート材料８をＳＦ６ ガスによる反応性イオンエ
ッチング（ＲＩＥ）法を用いて加工し、同図（ｄ）に示
すようにゲート電極３を形成する。次に同図（ｅ）に示
すようにゲート電極３とフォトレジストをマスク９とし
てイオン注入を用いてセルファライン的にソース用ｎ＋
半導体層６およびドレイン用ｎ＋ 半導体層７を形成
する。 次に同図（ｆ）に示すようにこの半導体基板１上にＳｉ
Ｎ，ＳｉＯ２ などのアニール保護膜１０を積層して活
性化アニールを行う。最後にこのアニール膜１０を除去
した後、フォトレジストマスク上にＡｕＧｅ／Ｎｉなど
の導電性金属を積層し、リフトオフ法を用いて同図（ｇ
）に示すようなソース電極４およびドレイン電極５を形
成することによって目的とする電界効果トランジスタを
得る。
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、同図（ａ）に示すように半絶縁性を有す
る半導体基板１を用意し、フォトレジストをマスクとし
てイオン注入を用いてｎ型半導体能動層２を形成する。 次に同図（ｂ）に示すようにＷＳｉ，ＷＡｌ，ＷＳｉＮ
などの耐熱性に優れたゲート材料８を積層する。次に同
図（ｃ）に示すようにフォトレジストをマスク９として
前記ゲート材料８をＳＦ６ ガスによる反応性イオンエ
ッチング（ＲＩＥ）法を用いて加工し、同図（ｄ）に示
すようにゲート電極３を形成する。次に同図（ｅ）に示
すようにゲート電極３とフォトレジストをマスク９とし
てイオン注入を用いてセルファライン的にソース用ｎ＋
半導体層６およびドレイン用ｎ＋ 半導体層７を形成
する。 次に同図（ｆ）に示すようにこの半導体基板１上にＳｉ
Ｎ，ＳｉＯ２ などのアニール保護膜１０を積層して活
性化アニールを行う。最後にこのアニール膜１０を除去
した後、フォトレジストマスク上にＡｕＧｅ／Ｎｉなど
の導電性金属を積層し、リフトオフ法を用いて同図（ｇ
）に示すようなソース電極４およびドレイン電極５を形
成することによって目的とする電界効果トランジスタを
得る。
【０００３】
【発明が解決しようとする課題】前述したような耐熱性
金属のエッチングには、弗化物ガスが用いられ、エッチ
ングマスクとの選択性，半導体基板への影響を考慮する
と、ＳＦ６ ガスが良好であり、最も頻繁に用いられる
。 しかしながら、ＳＦ６ ガスは反応性に富み、エッチン
グ処理中のガス圧力を十分に低くし、かつ基板温度を低
くしなければ、良好なゲート形状が得られない。本例の
ようにゲート材料８を本ガスを用いてＲＩＥ法で加工し
た場合、ガス圧力を１×１０−２Ｔｏｒｒ以下に低くす
ることが困難であり、基板温度も上昇し易い。このため
、高い異方性が得られず（横方向にエッチングされ易い
）、オーバーエッチング時間に比例して横方向にエッチ
ングされてしまう。したがってプロセスマージンが小さ
く、所望のゲート電極長を得ることが極めて困難である
。
金属のエッチングには、弗化物ガスが用いられ、エッチ
ングマスクとの選択性，半導体基板への影響を考慮する
と、ＳＦ６ ガスが良好であり、最も頻繁に用いられる
。 しかしながら、ＳＦ６ ガスは反応性に富み、エッチン
グ処理中のガス圧力を十分に低くし、かつ基板温度を低
くしなければ、良好なゲート形状が得られない。本例の
ようにゲート材料８を本ガスを用いてＲＩＥ法で加工し
た場合、ガス圧力を１×１０−２Ｔｏｒｒ以下に低くす
ることが困難であり、基板温度も上昇し易い。このため
、高い異方性が得られず（横方向にエッチングされ易い
）、オーバーエッチング時間に比例して横方向にエッチ
ングされてしまう。したがってプロセスマージンが小さ
く、所望のゲート電極長を得ることが極めて困難である
。
【０００４】したがって本発明の目的は、耐熱性金属で
あるゲート電極を形成する工程において、ＣＢｒＦ３
ガスを用いたドライエッチング処理を施すことによって
微細ゲート電極を高精度かつ均一性良く実現できる電界
効果トランジスタの製造方法を提供することにある。
あるゲート電極を形成する工程において、ＣＢｒＦ３
ガスを用いたドライエッチング処理を施すことによって
微細ゲート電極を高精度かつ均一性良く実現できる電界
効果トランジスタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】】このような目的を達成
するために本発明による電界効果トランジスタの製造方
法は、耐熱性金属のゲート電極をＣＢｒＦ３ ガスによ
るドライエッチング処理で加工するようにしたものであ
る。
するために本発明による電界効果トランジスタの製造方
法は、耐熱性金属のゲート電極をＣＢｒＦ３ ガスによ
るドライエッチング処理で加工するようにしたものであ
る。
【０００６】
【作用】本発明においては、ＣＢｒＦ３ ガスによるド
ライエッチング処理で加工するようにしたことにより、
所望の微細ゲート長が制御性良く得られる。
ライエッチング処理で加工するようにしたことにより、
所望の微細ゲート長が制御性良く得られる。
【０００７】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。（実施例１）図１（ａ）〜（ｇ）は本発明に
よる電界効果トランジスタの製造方法の一実施例を説明
する工程の断面図である。同図において、まず、同図（
ａ）に示すように半絶縁性を有するＧａＡｓ半導体基板
１を用意し、フォトレジストをマスクとして注入エネル
ギ１０ＫｅＶ〜８０ＫｅＶによるＳｉイオン注入を施す
ことにより、ｎ型半導体能動層２を形成する。ここでＳ
ｉイオン注入のドーズは、１×１０１２ｃｍ−２〜１×
１０１４ｃｍ−２である。次に同図（ｂ）に示すように
この半導体基板１上に塩酸などによる公知の表面処理を
行った後、スパッタ法を用いてＷＳｉＮ，ＷＳｉ，ＷＮ
，ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，ＷＡｌなどの
耐熱性ゲート材料８を０．１μｍ〜１．０μｍの膜圧で
積層する。次に同図（ｃ）に示すようにフォトレジスト
をマスク９としてこのゲート材料８をＣＢｒＦ３ を主
成分とするガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）法によって加工し、同図（ｄ）に示すようにゲート
電極３を形成する。次に同図（ｅ）に示すようにゲート
電極３とフォトレジストをマスク９としてＳｉイオン注
入を行い、セルファライン的にソース用ｎ＋ 半導体層
６およびドレイン用ｎ＋ 半導体層７を形成する。ここ
でイオン注入エネルギは、ｎ型半導体能動層２の場合よ
りも高エネルギである３０ＫｅＶ〜３００ＫｅＶとし、
ドーズ量は、１×１０１２ｃｍ−２〜１×１０１５ｃｍ
−２とする。次に同図（ｆ）に示すようにこの半導体基
板１上にＳｉＯ２，ＳｉＮ，ＳｉＯＮなどをプラズマＣ
ＶＤ法などにより膜圧０．０５μｍ〜０．５μｍのアニ
ール保護膜１０を積層して形成し、７００℃〜１２００
℃の活性化アニールを０．１秒〜６０分行う。次にフォ
トレジストをマスクとしてＡｕＧｅ／Ｎｉ，ＡｕＧｅ／
Ｎｉ／Ａｕなどを蒸着およびリフトオフした後、３００
℃〜７００℃のシンタリングを行い、同図（ｇ）に示す
ようなソース電極４およびドレイン電極５を形成し、目
的とする電界効果トランジスタを得る。
説明する。（実施例１）図１（ａ）〜（ｇ）は本発明に
よる電界効果トランジスタの製造方法の一実施例を説明
する工程の断面図である。同図において、まず、同図（
ａ）に示すように半絶縁性を有するＧａＡｓ半導体基板
１を用意し、フォトレジストをマスクとして注入エネル
ギ１０ＫｅＶ〜８０ＫｅＶによるＳｉイオン注入を施す
ことにより、ｎ型半導体能動層２を形成する。ここでＳ
ｉイオン注入のドーズは、１×１０１２ｃｍ−２〜１×
１０１４ｃｍ−２である。次に同図（ｂ）に示すように
この半導体基板１上に塩酸などによる公知の表面処理を
行った後、スパッタ法を用いてＷＳｉＮ，ＷＳｉ，ＷＮ
，ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，ＷＡｌなどの
耐熱性ゲート材料８を０．１μｍ〜１．０μｍの膜圧で
積層する。次に同図（ｃ）に示すようにフォトレジスト
をマスク９としてこのゲート材料８をＣＢｒＦ３ を主
成分とするガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）法によって加工し、同図（ｄ）に示すようにゲート
電極３を形成する。次に同図（ｅ）に示すようにゲート
電極３とフォトレジストをマスク９としてＳｉイオン注
入を行い、セルファライン的にソース用ｎ＋ 半導体層
６およびドレイン用ｎ＋ 半導体層７を形成する。ここ
でイオン注入エネルギは、ｎ型半導体能動層２の場合よ
りも高エネルギである３０ＫｅＶ〜３００ＫｅＶとし、
ドーズ量は、１×１０１２ｃｍ−２〜１×１０１５ｃｍ
−２とする。次に同図（ｆ）に示すようにこの半導体基
板１上にＳｉＯ２，ＳｉＮ，ＳｉＯＮなどをプラズマＣ
ＶＤ法などにより膜圧０．０５μｍ〜０．５μｍのアニ
ール保護膜１０を積層して形成し、７００℃〜１２００
℃の活性化アニールを０．１秒〜６０分行う。次にフォ
トレジストをマスクとしてＡｕＧｅ／Ｎｉ，ＡｕＧｅ／
Ｎｉ／Ａｕなどを蒸着およびリフトオフした後、３００
℃〜７００℃のシンタリングを行い、同図（ｇ）に示す
ようなソース電極４およびドレイン電極５を形成し、目
的とする電界効果トランジスタを得る。
【０００８】このような製造方法において、フォトレジ
ストをマスク９としてゲート材料８を反応性イオンエッ
チングするＣＢｒＦ３ ガスは、デポ型であり、エッチ
ング反応中にゲート側壁に反応生成物が付着してゲート
側壁のエッチングを阻止すると考えられ、ゲート電極３
のゲート長を制御するのが極めて容易である。また、側
壁に付着した反応生成物は、加工後の洗浄で除去され、
サイドエッチングのほとんどないゲート電極３が形成さ
れる。なお、サイドエッチング量は、図２に要部拡大断
面図で示すようにゲート材料８の幅をａとし、その上に
形成されるマスクとしてのフォトレジスト９の幅をｂと
すると、（ｂ−ａ）／２で表わされる。
ストをマスク９としてゲート材料８を反応性イオンエッ
チングするＣＢｒＦ３ ガスは、デポ型であり、エッチ
ング反応中にゲート側壁に反応生成物が付着してゲート
側壁のエッチングを阻止すると考えられ、ゲート電極３
のゲート長を制御するのが極めて容易である。また、側
壁に付着した反応生成物は、加工後の洗浄で除去され、
サイドエッチングのほとんどないゲート電極３が形成さ
れる。なお、サイドエッチング量は、図２に要部拡大断
面図で示すようにゲート材料８の幅をａとし、その上に
形成されるマスクとしてのフォトレジスト９の幅をｂと
すると、（ｂ−ａ）／２で表わされる。
【０００９】図３にゲート材料としてＷＳｉＮを用いた
ときのサイドエッチング量とガス圧力との関係を示す。 エッチングガスとしてＳＦ６ を用いると、ガス圧力が
高くなるにつれてサイドエッチング量が増加し、十分少
ないサイドエッチングを得るにはガス圧力を１０−４Ｔ
ｏｒｒ以下にしなければならず、通常の反応性イオンエ
ッチング装置では困難である。これに対してＣＢｒＦ３
を用いた場合には殆どのガス圧力範囲においてサイド
エッチングの殆どない加工が可能である。
ときのサイドエッチング量とガス圧力との関係を示す。 エッチングガスとしてＳＦ６ を用いると、ガス圧力が
高くなるにつれてサイドエッチング量が増加し、十分少
ないサイドエッチングを得るにはガス圧力を１０−４Ｔ
ｏｒｒ以下にしなければならず、通常の反応性イオンエ
ッチング装置では困難である。これに対してＣＢｒＦ３
を用いた場合には殆どのガス圧力範囲においてサイド
エッチングの殆どない加工が可能である。
【００１０】図４はゲート材料としてＷＳｉＮを用いた
ときのサイドエッチング量と基板温度との関係を示した
ものである。同図に示すようにガス圧力の場合と同様に
ＣＢｒＦ３ ガスを用いた場合に高温においてもサイド
エッチングが殆どない。
ときのサイドエッチング量と基板温度との関係を示した
ものである。同図に示すようにガス圧力の場合と同様に
ＣＢｒＦ３ ガスを用いた場合に高温においてもサイド
エッチングが殆どない。
【００１１】さらに図５はゲート材料としてＷＳｉＮを
用いたときのサイドエッチング量とオーバーエッチング
率との関係を示したものである。ここでオーバーエッチ
ング率とは、ゲート材料が丁度エッチングされた時間を
オーバーエッチング率率１００％とする。例えばゲート
材料が丁度エッチングされた時間の２倍の時間エッチン
グした場合はオーバーエッチング率２００％である。通
常のデバイス製造プロセスにおいては、１２０％〜１５
０％のオーバーエッチングを施し、オーバーエッチング
に対してエッチング形状が変化しないことが望まれる。 ＳＦ６ ガスではサイドエッチング量がオーバーエッチ
ング率に比例して増加してしまうが、ＣＢｒＦ３ では
殆ど変化がなく、プロセスマージンが大きい。
用いたときのサイドエッチング量とオーバーエッチング
率との関係を示したものである。ここでオーバーエッチ
ング率とは、ゲート材料が丁度エッチングされた時間を
オーバーエッチング率率１００％とする。例えばゲート
材料が丁度エッチングされた時間の２倍の時間エッチン
グした場合はオーバーエッチング率２００％である。通
常のデバイス製造プロセスにおいては、１２０％〜１５
０％のオーバーエッチングを施し、オーバーエッチング
に対してエッチング形状が変化しないことが望まれる。 ＳＦ６ ガスではサイドエッチング量がオーバーエッチ
ング率に比例して増加してしまうが、ＣＢｒＦ３ では
殆ど変化がなく、プロセスマージンが大きい。
【００１２】近年、デバイスの高性能化・コンパクト化
を目的として微細ゲート電極加工の要求が高まっている
が、以上のような電界効果トランジスタの製造方法によ
れば、所望の寸法のゲート電極を数ｎｍ以内の誤差で高
精度にかつ均一性良く形成できる。
を目的として微細ゲート電極加工の要求が高まっている
が、以上のような電界効果トランジスタの製造方法によ
れば、所望の寸法のゲート電極を数ｎｍ以内の誤差で高
精度にかつ均一性良く形成できる。
【００１３】（実施例２）本実施例は、実施例１の図１
（ｆ）に示す工程において、アニール保護膜１０として
ゲート電極材料８と同一の材料を用いるものである。例
えばゲート電極材料８およびアニール保護膜１０として
ＷＳｉＮを用いれば、活性化アニール時にＧａＡｓ基板
からのＡｓおよびＧａの外方拡散を防止でき、良好な半
導体能動層，ｎ＋ 半導体層を形成できる（Ｋ．Ａｓａ
ｉ ｅｔ． ａｌ．，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎ
ｏｌ． Ｂ６，１５２６，１９８８．）。活性化アニー
ル後、アニール膜を除去して元のゲート電極に戻す工程
で図１（ｃ）と同様のエッチング処理を用いる。ＣＢｒ
Ｆ３ ガスを用いたドライエッチングによれば、高精度
で元のゲート電極構造（同一のゲート長）に戻すことが
可能である。
（ｆ）に示す工程において、アニール保護膜１０として
ゲート電極材料８と同一の材料を用いるものである。例
えばゲート電極材料８およびアニール保護膜１０として
ＷＳｉＮを用いれば、活性化アニール時にＧａＡｓ基板
からのＡｓおよびＧａの外方拡散を防止でき、良好な半
導体能動層，ｎ＋ 半導体層を形成できる（Ｋ．Ａｓａ
ｉ ｅｔ． ａｌ．，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎ
ｏｌ． Ｂ６，１５２６，１９８８．）。活性化アニー
ル後、アニール膜を除去して元のゲート電極に戻す工程
で図１（ｃ）と同様のエッチング処理を用いる。ＣＢｒ
Ｆ３ ガスを用いたドライエッチングによれば、高精度
で元のゲート電極構造（同一のゲート長）に戻すことが
可能である。
【００１４】本実施例の電界効果トランジスタの製造方
法は、以下のとおりである。図６（ａ）〜（ｈ）は、本
発明による電界効果トランジスタの製造方法の他の実施
例を説明する工程の断面図である。同図において、まず
、同図（ａ）に示すように半絶縁性を有するＧａＡｓ半
導体基板１を用意し、フォトレジストをマスクとして注
入エネルギ１０ＫｅＶ〜８０ＫｅＶによるＳｉイオン注
入を施すことにより、ｎ型半導体能動層２を形成する。 ここでＳｉイオン注入のドーズは、１×１０１２ｃｍ−
２〜１×１０１４ｃｍ−２である。次に同図（ｂ）に示
すようにこの半導体基板１上に塩酸などによる公知の表
面処理を行った後、スパッタ法を用いてＷＳｉＮ，ＷＳ
ｉ，ＷＮ，ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，ＷＡ
ｌなどの耐熱性ゲート材料８を０．１μｍ〜１．０μｍ
の膜圧で積層する。さらに引き続きゲート加工用マスク
材料としてＳｉＯ２ ，ＳｉＮ，ＳｉＯＮなどの絶縁膜
１１を０．０１μｍ〜１．０μｍの膜圧で積層する。次
に同図（ｃ）に示すようにフォトレジストをマスク９と
してこの絶縁膜１１をＣＦ４ ガスを主成分とするガス
を用いた反応性イオンエッチング（ＲＩＥ）法によって
加工し、同図（ｄ）に示すようにゲート電極加工用マス
ク１２を形成する。次に同図（ｅ）に示すようにこのゲ
ート電極加工用マスク１２をマスクとしてゲート材料８
をＣＢｒＦ３を主成分とするガスを用いた反応性イオン
エッチング（ＲＩＥ）法によって加工し、ゲート電極３
を形成する。次に同図（ｆ）に示すようにゲート電極３
とゲート電極加工用マスク１２をマスクとしてＳｉイオ
ン注入を行い、セルファライン的にソース用ｎ＋ 半導
体層６およびドレイン用ｎ＋ 半導体層７を形成する。 ここでイオン注入エネルギはｎ型半導体能動層２の場合
よりも高エネルギである３０ＫｅＶ〜３００ＫｅＶとし
、ドーズ量は、１×１０１２ｃｍ−２〜１×１０１５ｃ
ｍ−２とする。次に同図（ｇ）に示すようにこの半導体
基板１上にスパッタ法によりゲート電極３と同一材料の
金属層１０を膜圧０．０５μｍ〜０．５μｍで積層し、
７００℃〜１２００℃の活性化アニールを０．１秒〜６
０分行う。次にアニール保護膜として使用した金属層１
０をＣＢｒＦ３ を主成分とするガスを用いた反応性イ
オンエッチング（ＲＩＥ）法によって除去し、元のゲー
ト電極３に戻す（図（ｆ））。この工程でもゲート電極
加工用マスク１２がマスクの役割を果し、オーバーエッ
チングに強く、プロセスマージンが大きくなっている。 また、元のゲート電極３よりも細いゲート電極を形成し
たい場合は、まず、ＣＦ４ を主成分とするガスを用い
た反応性イオンエッチング（ＲＩＥ）とＣＢｒＦ３ を
主成分とするガスを用いた反応性イオンエッチングとを
連続して行えば良い。初めのＣＦ４ ガスＲＩＥでサイ
ドエッチングが入った分だけゲート電極は細くなる。次
にフォトレジストをマスクとしてＡｕＧｅ／Ｎｉ，Ａｕ
Ｇｅ／Ｎｉ／Ａｕなどを蒸着およびリフトオフした後、
３００℃〜７００℃のシンタリングを行い、同図（ｈ）
に示すようなソース電極４およびドレイン電極５を形成
する。最後にゲート電極３上のゲート電極加工用マスク
１２を除去し、図１（ｇ）に示すような目的とする電界
効果トランジスタを得る。
法は、以下のとおりである。図６（ａ）〜（ｈ）は、本
発明による電界効果トランジスタの製造方法の他の実施
例を説明する工程の断面図である。同図において、まず
、同図（ａ）に示すように半絶縁性を有するＧａＡｓ半
導体基板１を用意し、フォトレジストをマスクとして注
入エネルギ１０ＫｅＶ〜８０ＫｅＶによるＳｉイオン注
入を施すことにより、ｎ型半導体能動層２を形成する。 ここでＳｉイオン注入のドーズは、１×１０１２ｃｍ−
２〜１×１０１４ｃｍ−２である。次に同図（ｂ）に示
すようにこの半導体基板１上に塩酸などによる公知の表
面処理を行った後、スパッタ法を用いてＷＳｉＮ，ＷＳ
ｉ，ＷＮ，ＴｉＷ，ＴｉＮ，ＭｏＳｉ，ＴａＳｉ，ＷＡ
ｌなどの耐熱性ゲート材料８を０．１μｍ〜１．０μｍ
の膜圧で積層する。さらに引き続きゲート加工用マスク
材料としてＳｉＯ２ ，ＳｉＮ，ＳｉＯＮなどの絶縁膜
１１を０．０１μｍ〜１．０μｍの膜圧で積層する。次
に同図（ｃ）に示すようにフォトレジストをマスク９と
してこの絶縁膜１１をＣＦ４ ガスを主成分とするガス
を用いた反応性イオンエッチング（ＲＩＥ）法によって
加工し、同図（ｄ）に示すようにゲート電極加工用マス
ク１２を形成する。次に同図（ｅ）に示すようにこのゲ
ート電極加工用マスク１２をマスクとしてゲート材料８
をＣＢｒＦ３を主成分とするガスを用いた反応性イオン
エッチング（ＲＩＥ）法によって加工し、ゲート電極３
を形成する。次に同図（ｆ）に示すようにゲート電極３
とゲート電極加工用マスク１２をマスクとしてＳｉイオ
ン注入を行い、セルファライン的にソース用ｎ＋ 半導
体層６およびドレイン用ｎ＋ 半導体層７を形成する。 ここでイオン注入エネルギはｎ型半導体能動層２の場合
よりも高エネルギである３０ＫｅＶ〜３００ＫｅＶとし
、ドーズ量は、１×１０１２ｃｍ−２〜１×１０１５ｃ
ｍ−２とする。次に同図（ｇ）に示すようにこの半導体
基板１上にスパッタ法によりゲート電極３と同一材料の
金属層１０を膜圧０．０５μｍ〜０．５μｍで積層し、
７００℃〜１２００℃の活性化アニールを０．１秒〜６
０分行う。次にアニール保護膜として使用した金属層１
０をＣＢｒＦ３ を主成分とするガスを用いた反応性イ
オンエッチング（ＲＩＥ）法によって除去し、元のゲー
ト電極３に戻す（図（ｆ））。この工程でもゲート電極
加工用マスク１２がマスクの役割を果し、オーバーエッ
チングに強く、プロセスマージンが大きくなっている。 また、元のゲート電極３よりも細いゲート電極を形成し
たい場合は、まず、ＣＦ４ を主成分とするガスを用い
た反応性イオンエッチング（ＲＩＥ）とＣＢｒＦ３ を
主成分とするガスを用いた反応性イオンエッチングとを
連続して行えば良い。初めのＣＦ４ ガスＲＩＥでサイ
ドエッチングが入った分だけゲート電極は細くなる。次
にフォトレジストをマスクとしてＡｕＧｅ／Ｎｉ，Ａｕ
Ｇｅ／Ｎｉ／Ａｕなどを蒸着およびリフトオフした後、
３００℃〜７００℃のシンタリングを行い、同図（ｈ）
に示すようなソース電極４およびドレイン電極５を形成
する。最後にゲート電極３上のゲート電極加工用マスク
１２を除去し、図１（ｇ）に示すような目的とする電界
効果トランジスタを得る。
【００１５】（実施例３）本実施例は、実施例２のゲー
ト加工用マスク１２として金，アルミニウムなどの比抵
抗の比較的低い金属を用いるものである。この方法によ
れば、実施例２のゲート電極加工用マスク除去を行わな
くても良く、また、ゲート抵抗の低減もできる。
ト加工用マスク１２として金，アルミニウムなどの比抵
抗の比較的低い金属を用いるものである。この方法によ
れば、実施例２のゲート電極加工用マスク除去を行わな
くても良く、また、ゲート抵抗の低減もできる。
【００１６】
【発明の効果】以上、説明したように本発明による電界
効果トランジスタの製造方法によれば、所望の寸法のゲ
ート電極を高精度にかつ均一性良く形成することができ
る。この結果、従来の製造方法よりも均一に高性能な電
界効果トランジスタを製作することが可能となるなどの
極めて優れた効果が得られる。
効果トランジスタの製造方法によれば、所望の寸法のゲ
ート電極を高精度にかつ均一性良く形成することができ
る。この結果、従来の製造方法よりも均一に高性能な電
界効果トランジスタを製作することが可能となるなどの
極めて優れた効果が得られる。
【図１】（ａ）〜（ｇ）は本発明による電界効果トラン
ジスタの製造方法の一実施例を説明する工程の断面図で
ある。
ジスタの製造方法の一実施例を説明する工程の断面図で
ある。
【図２】サイドエッチング量を説明する断面図である。
【図３】ゲート材料ＷＳｉＮを反応性イオンエッチング
を用いて加工するときのサイドエッチング量のガス依存
性（ＳＦ６ ガスとＣＢｒＦ３ ガスとの比較）を示す
図である。
を用いて加工するときのサイドエッチング量のガス依存
性（ＳＦ６ ガスとＣＢｒＦ３ ガスとの比較）を示す
図である。
【図４】ゲート材料ＷＳｉＮを反応性イオンエッチング
を用いて加工するときのサイドエッチング量の基板温度
依存性（ＳＦ６ ガスとＣＢｒＦ３ ガスとの比較）を
示す図である。
を用いて加工するときのサイドエッチング量の基板温度
依存性（ＳＦ６ ガスとＣＢｒＦ３ ガスとの比較）を
示す図である。
【図５】ゲート材料ＷＳｉＮを反応性イオンエッチング
を用いて加工するときのサイドエッチング量のオーバー
エッチング率依存性（ＳＦ６ ガスとＣＢｒＦ３ ガス
との比較）を示す図である。
を用いて加工するときのサイドエッチング量のオーバー
エッチング率依存性（ＳＦ６ ガスとＣＢｒＦ３ ガス
との比較）を示す図である。
【図６】（ａ）〜（ｈ）は本発明による電界効果トラン
ジスタの製造方法の他の実施例を説明する工程の断面図
である。
ジスタの製造方法の他の実施例を説明する工程の断面図
である。
１ 半絶縁性半導体基板２ 半導体能動層
３ ゲート電極４ ソース電極５
ドレイン電極６ ソース用ｎ＋ 半導体層７
ドレイン用ｎ＋ 半導体層８ ゲート材料９
ゲートレジストマスク１０アニール保護膜１１
ゲート電極加工マスク用絶縁膜１２ ゲ
ート電極加工用マスク
３ ゲート電極４ ソース電極５
ドレイン電極６ ソース用ｎ＋ 半導体層７
ドレイン用ｎ＋ 半導体層８ ゲート材料９
ゲートレジストマスク１０アニール保護膜１１
ゲート電極加工マスク用絶縁膜１２ ゲ
ート電極加工用マスク
Claims (2)
- 【請求項１】 半絶縁性を有する半導体基板上に半導
体能動層を形成する工程と、前記半導体基板上に前記半
導体能動層とショットキ接合する耐熱性金属層を積層す
る工程と、前記耐熱性金属層をＣＢｒＦ３ を主成分と
するガスを用いてドライエッチング処理により加工し、
ゲート電極を形成する工程と、前記半導体基板上にソー
ス用半導体領域およびドレイン用半導体領域を形成する
工程と、前記半導体基板上に半導体能動層とオーミック
接合する金属層を積層し、ソース電極およびドレイン電
極を形成する工程と、を含むことを特徴とする電界効果
トランジスタの製造方法。 - 【請求項２】 半絶縁性を有する半導体基板上に半導
体能動層を形成する工程と、前記半導体基板上に前記半
導体能動層とショットキ接合する耐熱性金属層を積層す
る工程と、前記半導体基板上にゲート加工用マスク材料
層を積層する工程と、前記ゲート加工用マスク材料層を
ドライエッチング処理により加工し、ゲート電極加工用
マスクを形成する工程と、前記耐熱性金属層を前記ゲー
ト電極加工用マスクを用い、ＣＢｒＦ３ を主成分とす
るガスを用いてドライエッチング処理により加工し、ゲ
ート電極を形成する工程と、前記半導体基板上にソース
用半導体領域およびドレイン用半導体領域を形成する工
程と、前記半導体基板上に耐熱性金属層を積層し、この
耐熱金属層をアニール保護膜として活性化アニールを行
う工程と、前記アニール保護膜として用いた前記耐熱性
金属層をＣＢｒＦ３ を主成分とするガスを用いてドラ
イエッチング処理により除去する工程と、前記半導体基
板上に半導体能動層とオーミック接合する金属層を積層
し、ソース電極およびドレイン電極を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092638A JP3072335B2 (ja) | 1991-04-01 | 1991-04-01 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092638A JP3072335B2 (ja) | 1991-04-01 | 1991-04-01 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304643A true JPH04304643A (ja) | 1992-10-28 |
| JP3072335B2 JP3072335B2 (ja) | 2000-07-31 |
Family
ID=14059993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092638A Expired - Fee Related JP3072335B2 (ja) | 1991-04-01 | 1991-04-01 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072335B2 (ja) |
-
1991
- 1991-04-01 JP JP3092638A patent/JP3072335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3072335B2 (ja) | 2000-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5633522A (en) | CMOS transistor with two-layer inverse-T tungsten gate | |
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| JP3249524B2 (ja) | 局部相互接続によるｃｍｏｓ技術の半導体装置製造方法 | |
| JPS6239835B2 (ja) | ||
| EP0322244A2 (en) | Self-limiting mask undercut process | |
| JP2673109B2 (ja) | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
| JPS5830162A (ja) | 電極の形成方法 | |
| JPS59229876A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JP2609267B2 (ja) | 自己整列ひ化ガリウム装置の製造方法 | |
| US5286678A (en) | Single step salicidation process | |
| NL8903158A (nl) | Werkwijze voor het contacteren van silicidesporen. | |
| US6627527B1 (en) | Method to reduce metal silicide void formation | |
| US20020192932A1 (en) | Salicide integration process | |
| JPH04304643A (ja) | 電界効果トランジスタの製造方法 | |
| JP3023934B2 (ja) | 半導体装置の製造方法 | |
| JPS6160591B2 (ja) | ||
| EP0220605B1 (en) | Method of making self-aligned gaas digital integrated circuits | |
| JP2835398B2 (ja) | 電界効果トランジスタの製法 | |
| JPS6248393B2 (ja) | ||
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0213929B2 (ja) | ||
| JPS60110163A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH0439772B2 (ja) | ||
| JPH063814B2 (ja) | 半導体装置の製造方法 | |
| JPH0783026B2 (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |