JPH0783026B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0783026B2 JPH0783026B2 JP58146928A JP14692883A JPH0783026B2 JP H0783026 B2 JPH0783026 B2 JP H0783026B2 JP 58146928 A JP58146928 A JP 58146928A JP 14692883 A JP14692883 A JP 14692883A JP H0783026 B2 JPH0783026 B2 JP H0783026B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 本発明は、寄生抵抗の小さな電界効果トランジスタの製
造方法に関する。
造方法に関する。
GaAsショットキゲート電界効果トランジスタは、近年高
速ICを指向してその集積化が進められている。ここで最
近試みられている製造プロセスは、特にノーマリオフ型
において重大なソース抵抗を低減させるためのセルフア
ラインプロセスであり、これを第１図を用いて説明す
る。まず半絶縁性基板11上の能動層12上に耐熱性のゲー
ト電極13例えばＷ合金を用いたゲートを形成し（第１図
（ａ））、該ゲート電極13をマスクにし、ソースおよび
ドレイン領域にドナーイオンのイオン注入を行い、さら
にアニールを行ってn+領域14,15を形成し（第１図
（ｂ））、次いでソース電極16およびドレイン電極17を
形成する（第１図（ｃ））プロセスである。かかるプロ
セスによればソース抵抗はかなり小さくなる。しかしな
がら、ソースおよびドレイン電極は通常目合せで形成さ
れ、ゲート端つまりn+領域端に近接させることはできな
いため、素子の微細化に限度があるばかりでなく、ゲー
トが微細化されるに従ってソース抵抗は無視できない大
きさとなる。さらにこの場合、耐熱性ゲート金属、例え
ばTiWやＷシリサイドの抵抗率は比較的大きいので、ゲ
ート抵抗も大きく増大する。この点を改善したプロセス
が本出願人による特願昭56−036986,特願昭56−036983
に提案されている。例えば第２図に示すように、耐熱性
ゲート21上にAu層22が被着された電極マスクにイオン注
入を行い、アニールを行ってn+領域14,15を形成し（第
２図（ａ））、Au層22をマスクにしてソース16およびド
レイン電極17を被着形成する（第２図（ｂ））プロセス
である。なお23はAu層上に被着されたオーム性電極金属
である。該プロセスによれば確かにソース抵抗およびゲ
ート抵抗は極めて小さい値に低減できる。しかしなが
ら、該プロセスでは、耐熱性金属上にAuが被着された状
態でアニールを行うため、Auが拡散し、GaAsと反応しな
いように耐熱性金属の厚さ、およびアニール条件を最適
化する必要がある。また該プロセスにおいてＴ型ゲート
は下側の耐熱性金属のサイドエッチングによって形成す
るため、実際のゲート長がプロセス中に観測できないと
いう不都合さもある。
速ICを指向してその集積化が進められている。ここで最
近試みられている製造プロセスは、特にノーマリオフ型
において重大なソース抵抗を低減させるためのセルフア
ラインプロセスであり、これを第１図を用いて説明す
る。まず半絶縁性基板11上の能動層12上に耐熱性のゲー
ト電極13例えばＷ合金を用いたゲートを形成し（第１図
（ａ））、該ゲート電極13をマスクにし、ソースおよび
ドレイン領域にドナーイオンのイオン注入を行い、さら
にアニールを行ってn+領域14,15を形成し（第１図
（ｂ））、次いでソース電極16およびドレイン電極17を
形成する（第１図（ｃ））プロセスである。かかるプロ
セスによればソース抵抗はかなり小さくなる。しかしな
がら、ソースおよびドレイン電極は通常目合せで形成さ
れ、ゲート端つまりn+領域端に近接させることはできな
いため、素子の微細化に限度があるばかりでなく、ゲー
トが微細化されるに従ってソース抵抗は無視できない大
きさとなる。さらにこの場合、耐熱性ゲート金属、例え
ばTiWやＷシリサイドの抵抗率は比較的大きいので、ゲ
ート抵抗も大きく増大する。この点を改善したプロセス
が本出願人による特願昭56−036986,特願昭56−036983
に提案されている。例えば第２図に示すように、耐熱性
ゲート21上にAu層22が被着された電極マスクにイオン注
入を行い、アニールを行ってn+領域14,15を形成し（第
２図（ａ））、Au層22をマスクにしてソース16およびド
レイン電極17を被着形成する（第２図（ｂ））プロセス
である。なお23はAu層上に被着されたオーム性電極金属
である。該プロセスによれば確かにソース抵抗およびゲ
ート抵抗は極めて小さい値に低減できる。しかしなが
ら、該プロセスでは、耐熱性金属上にAuが被着された状
態でアニールを行うため、Auが拡散し、GaAsと反応しな
いように耐熱性金属の厚さ、およびアニール条件を最適
化する必要がある。また該プロセスにおいてＴ型ゲート
は下側の耐熱性金属のサイドエッチングによって形成す
るため、実際のゲート長がプロセス中に観測できないと
いう不都合さもある。
本発明の目的は、改善されたプロセスでの以上のような
不都合さも解消する、ソース抵抗およびゲート抵抗の極
めて小さい電界効果トランジスタの製造方法を提供する
ことにある。
不都合さも解消する、ソース抵抗およびゲート抵抗の極
めて小さい電界効果トランジスタの製造方法を提供する
ことにある。
本発明によれば半絶縁性基板上に能動層を形成した後、
該能動層上にゲート電極を形成し、該げーと電極をマス
クとして、高ドープコンタクト領域を形成した後、表面
の平坦性が増すように絶縁性の樹脂層を全面に被覆し、
さらに該樹脂層を薄化し、前記ゲート電極の上面を露出
させ、該露出させたゲート電極の上面にAuあるいはAgめ
っき層を自己整合で形成して、前記樹脂層を除去した
後、前記AuあるいはAgめっき層をマスクとしてソースお
よびドレイン電極を形成することを特徴とする電界効果
トランジスタの製造方法が得られる。
該能動層上にゲート電極を形成し、該げーと電極をマス
クとして、高ドープコンタクト領域を形成した後、表面
の平坦性が増すように絶縁性の樹脂層を全面に被覆し、
さらに該樹脂層を薄化し、前記ゲート電極の上面を露出
させ、該露出させたゲート電極の上面にAuあるいはAgめ
っき層を自己整合で形成して、前記樹脂層を除去した
後、前記AuあるいはAgめっき層をマスクとしてソースお
よびドレイン電極を形成することを特徴とする電界効果
トランジスタの製造方法が得られる。
さらに本発明によれば、動作域を兼ねる半絶縁性基板上
に絶縁膜を形成し、該絶縁膜上にゲート電極を形成し、
該ゲート電極をマスクとして高ドープコンタクト領域を
形成した後、表面の平坦性が増すように絶縁性の樹脂層
を全面に被覆し、さらに該樹脂層を薄化し、前記ゲート
電極の上面を露出させ、該露出させたゲート電極の上面
にAuあるいはAgめっき層を自己整合で形成して前記樹脂
層およびソース，ドレイン電極形成領域上の前記絶縁膜
を除去した後、前記AuあるいはAgめっき層をマスクとし
てソースおよびドレイン電極を形成することを特徴とす
る電界効果トランジスタの製造方法が得られる。
に絶縁膜を形成し、該絶縁膜上にゲート電極を形成し、
該ゲート電極をマスクとして高ドープコンタクト領域を
形成した後、表面の平坦性が増すように絶縁性の樹脂層
を全面に被覆し、さらに該樹脂層を薄化し、前記ゲート
電極の上面を露出させ、該露出させたゲート電極の上面
にAuあるいはAgめっき層を自己整合で形成して前記樹脂
層およびソース，ドレイン電極形成領域上の前記絶縁膜
を除去した後、前記AuあるいはAgめっき層をマスクとし
てソースおよびドレイン電極を形成することを特徴とす
る電界効果トランジスタの製造方法が得られる。
以下本発明についてそれぞれ一実施例をもって詳細に説
明する。
明する。
第１の発明の一実施例としてGaAsショットキゲート電界
効果トランジスタを製作した場合について第３図を用い
て説明する。まず半絶縁性GaAs基板11上に、Siイオンを
例えば注入エネルギー50keV,ドース量２×1012cm-3注入
し、800℃10分間アニールに行って、ｎ型能動層12を形
成する（第３図（ａ））。次いでゲート長0.5μｍ、厚
さ0.5μｍのTiW耐熱性ゲート13をドライエッチングによ
って形成する。（第３図（ｂ））。このTiWゲートをマ
スクとしてSiイオンを例えば注入エネルギー100keV,ド
ース量１×1014cm-3でもってゲートの両側に注入し、95
0℃２秒間短時間アニールを行ってn+コンタクト領域14,
15を形成する（第３図（ｃ））。次に表面が平坦になり
やすい樹脂層例えばホトレジスト層31で全面を被覆する
（第３図（ｄ））。すなわちゲート部分ではホトレジス
ト層が他より薄くなるようにする。これは例えば１μｍ
の厚さにポジ型ホトレジストを塗布し、高温でベーキン
グを行って流動化させることによって容易に実現でき
る。次いで、酸素の反応性イオンエッチングにより上方
よりレジストを一様に薄化し、TiWゲートの上面のみ露
出させる（第３図（ｅ））。露出したゲート上面に0.4
μｍの厚さにAuめっき層32を形成する（第３図
（ｆ））。この時ゲート上面のみ露出しているので、新
たなマスクを必要とせず自己整合でめっき層が生長し、
横方向へも厚さと同程度めっき層が生長する結果、Ｔ型
電極が形成される。さらにホトレジスト層除去後該Auめ
っき層32をマスクにして、上方よりオーミック金属のAu
GeNi23を蒸着し、熱処理を行ってソース電極16およびド
レイン電極17を形成すれば電界効果トランジスタが完成
する。（第３図（ｇ））。
効果トランジスタを製作した場合について第３図を用い
て説明する。まず半絶縁性GaAs基板11上に、Siイオンを
例えば注入エネルギー50keV,ドース量２×1012cm-3注入
し、800℃10分間アニールに行って、ｎ型能動層12を形
成する（第３図（ａ））。次いでゲート長0.5μｍ、厚
さ0.5μｍのTiW耐熱性ゲート13をドライエッチングによ
って形成する。（第３図（ｂ））。このTiWゲートをマ
スクとしてSiイオンを例えば注入エネルギー100keV,ド
ース量１×1014cm-3でもってゲートの両側に注入し、95
0℃２秒間短時間アニールを行ってn+コンタクト領域14,
15を形成する（第３図（ｃ））。次に表面が平坦になり
やすい樹脂層例えばホトレジスト層31で全面を被覆する
（第３図（ｄ））。すなわちゲート部分ではホトレジス
ト層が他より薄くなるようにする。これは例えば１μｍ
の厚さにポジ型ホトレジストを塗布し、高温でベーキン
グを行って流動化させることによって容易に実現でき
る。次いで、酸素の反応性イオンエッチングにより上方
よりレジストを一様に薄化し、TiWゲートの上面のみ露
出させる（第３図（ｅ））。露出したゲート上面に0.4
μｍの厚さにAuめっき層32を形成する（第３図
（ｆ））。この時ゲート上面のみ露出しているので、新
たなマスクを必要とせず自己整合でめっき層が生長し、
横方向へも厚さと同程度めっき層が生長する結果、Ｔ型
電極が形成される。さらにホトレジスト層除去後該Auめ
っき層32をマスクにして、上方よりオーミック金属のAu
GeNi23を蒸着し、熱処理を行ってソース電極16およびド
レイン電極17を形成すれば電界効果トランジスタが完成
する。（第３図（ｇ））。
以上より明らかなように、本発明による製造方法では、
リングラフィ技術を用いた微細加工はゲート電極形成の
１回行うだけであり、しかもこのときは精密な位置合せ
は不要であり、他の工程は極めて簡単なセルフアシライ
ンプロセスで寄生抵抗の小さな微細構造の電界効果トラ
ンジスタを製造できる。すなわち上記例では、ゲート長
0.5μｍに対して、実際のゲート電極の配線部分は、抵
抗率の小さいAuの1.3μｍ長の電極が使え、ゲート抵抗
は極めて小さくなる。さらにソース−ゲート間隔が0.4
μｍと短く、ソース抵抗も極めて小さい。なお、ソース
−ゲート間隔はAuめっきの生長量によって制御できる。
さらに本発明の製法においては、Au層の形成前にアニー
ル工程を行うことができるので、アニールの許容温度範
囲および時間範囲を広くとることができる。なお、上記
工程において、TiWゲートを改良するものとして、TiWの
上によりAuめっきの付着性のよいNi等の薄層を被着した
ものを用いてもよい。
リングラフィ技術を用いた微細加工はゲート電極形成の
１回行うだけであり、しかもこのときは精密な位置合せ
は不要であり、他の工程は極めて簡単なセルフアシライ
ンプロセスで寄生抵抗の小さな微細構造の電界効果トラ
ンジスタを製造できる。すなわち上記例では、ゲート長
0.5μｍに対して、実際のゲート電極の配線部分は、抵
抗率の小さいAuの1.3μｍ長の電極が使え、ゲート抵抗
は極めて小さくなる。さらにソース−ゲート間隔が0.4
μｍと短く、ソース抵抗も極めて小さい。なお、ソース
−ゲート間隔はAuめっきの生長量によって制御できる。
さらに本発明の製法においては、Au層の形成前にアニー
ル工程を行うことができるので、アニールの許容温度範
囲および時間範囲を広くとることができる。なお、上記
工程において、TiWゲートを改良するものとして、TiWの
上によりAuめっきの付着性のよいNi等の薄層を被着した
ものを用いてもよい。
ここではAuめっきの方法としては、当然のことながら無
電界めっきおよび電界めっきのどちらの方法を用いても
良い。電界めっきの場合は、電流供給路は、第３図
（ｆ）において紙面に垂直方向にとることができる。す
なわち電界効果トランジスタの素子領域外にもTiW膜を
残置させておいて、それを電流供給路としてAuめっきを
行い、ホトレジスト層31除去後素子領域外の不要のTiW
膜を除去すれば良い。
電界めっきおよび電界めっきのどちらの方法を用いても
良い。電界めっきの場合は、電流供給路は、第３図
（ｆ）において紙面に垂直方向にとることができる。す
なわち電界効果トランジスタの素子領域外にもTiW膜を
残置させておいて、それを電流供給路としてAuめっきを
行い、ホトレジスト層31除去後素子領域外の不要のTiW
膜を除去すれば良い。
以上ではイオン注入によるn+コンタクト領域を形成した
場合について説明したが、コンタクト領域用のイオン注
入およびアニールを行わなければ、通常の構造ではある
がソース−ゲート間およびゲート−ドレイン間の短いシ
ョットキゲート電界効果トランジスタがセルフアライン
プロセスで容易に製作できる。この場合にも以上で説明
した寄生抵抗の小さい効果は発揮できる。
場合について説明したが、コンタクト領域用のイオン注
入およびアニールを行わなければ、通常の構造ではある
がソース−ゲート間およびゲート−ドレイン間の短いシ
ョットキゲート電界効果トランジスタがセルフアライン
プロセスで容易に製作できる。この場合にも以上で説明
した寄生抵抗の小さい効果は発揮できる。
本発明の第２の発明の一実施例としてエンハンスメント
型InP絶縁ゲート電界効果トランジスタを製作した場合
について第４図を用いて説明する。まず動作域を兼ねる
半絶縁性InP基板41上に、ゲート絶縁膜としてCVD SiO2
膜42を600Åの厚さに被着し、さらにゲート長１μｍ、
厚さ0.5μｍのMoのゲート電極13を形成し、ゲート電極
をマスクにしてSiイオンを注入し、アニールを行ってn+
コンタクト領域14,15を形成する（第４図（ａ））。以
下第１の実施例と同じく、ホトレジスト層31被覆，平坦
化，ゲート電極上面の露出、Auめっき層32形成を行う
（第４図（ｂ））。さらにAuめっき層32をマスクにし
て、反応性イオンエッチングによってSiO2膜を除去し、
オーミック金属のAuGeNi23を蒸着し、熱処理を行ってソ
ース電極16およびドレイン電極17を形成すれば（第４図
（ｃ））、寄生抵抗の小さな高性能絶縁ゲート電界効果
トランジスタが完成する。なお本工程において、基板41
の代わりに半絶縁性GaAs基板上に高純度GaAsを生長させ
たものを、さらにゲート絶縁膜42の代わりに該高純度Ga
As層上に連続成長させたｎ型GaAlAs層を用いれば、ｎ型
GaAlAsと高純度GaAsとのヘテロ接合のGaAs側に蓄積され
る２次元電子層のキャリア数をゲート13で制御する電界
効果トランジスタとなる。
型InP絶縁ゲート電界効果トランジスタを製作した場合
について第４図を用いて説明する。まず動作域を兼ねる
半絶縁性InP基板41上に、ゲート絶縁膜としてCVD SiO2
膜42を600Åの厚さに被着し、さらにゲート長１μｍ、
厚さ0.5μｍのMoのゲート電極13を形成し、ゲート電極
をマスクにしてSiイオンを注入し、アニールを行ってn+
コンタクト領域14,15を形成する（第４図（ａ））。以
下第１の実施例と同じく、ホトレジスト層31被覆，平坦
化，ゲート電極上面の露出、Auめっき層32形成を行う
（第４図（ｂ））。さらにAuめっき層32をマスクにし
て、反応性イオンエッチングによってSiO2膜を除去し、
オーミック金属のAuGeNi23を蒸着し、熱処理を行ってソ
ース電極16およびドレイン電極17を形成すれば（第４図
（ｃ））、寄生抵抗の小さな高性能絶縁ゲート電界効果
トランジスタが完成する。なお本工程において、基板41
の代わりに半絶縁性GaAs基板上に高純度GaAsを生長させ
たものを、さらにゲート絶縁膜42の代わりに該高純度Ga
As層上に連続成長させたｎ型GaAlAs層を用いれば、ｎ型
GaAlAsと高純度GaAsとのヘテロ接合のGaAs側に蓄積され
る２次元電子層のキャリア数をゲート13で制御する電界
効果トランジスタとなる。
なお、第３図（ａ）から（ｆ）および第４図（ａ）、
（ｂ）で示す工程により、すべて自己整合でn+ソース、
ドレイン、コンタクト領域14,15およびゲート電極13の
上面にAuめっき層32を有するＴ型電極が形成できること
から、第３図（ｇ）および第４図（ｃ）で示すAuめっき
層32をマスクにしてソース、ドレインオーム性金属電極
16,17を形成する方法を採らず通常の位置合わせでソー
ス、ドレイン金属電極を形成する方法を用いてもゲート
抵抗およびソース、ドレイン抵抗の小さい電界効果トラ
ンジスタを製作できる。
（ｂ）で示す工程により、すべて自己整合でn+ソース、
ドレイン、コンタクト領域14,15およびゲート電極13の
上面にAuめっき層32を有するＴ型電極が形成できること
から、第３図（ｇ）および第４図（ｃ）で示すAuめっき
層32をマスクにしてソース、ドレインオーム性金属電極
16,17を形成する方法を採らず通常の位置合わせでソー
ス、ドレイン金属電極を形成する方法を用いてもゲート
抵抗およびソース、ドレイン抵抗の小さい電界効果トラ
ンジスタを製作できる。
また以上の各実施例ではAuめっき層を用いたが、同じく
抵抗率の小さいAgめっき層も用いることができる。
抵抗率の小さいAgめっき層も用いることができる。
第１図（ａ）〜（ｃ）および第２図（ａ）（ｂ）は従来
の電界効果トランジスタのセルフアラインプロセスの工
程を説明するための図である。第３図（ａ）〜（ｇ）お
よび第４図（ａ）〜（ｃ）は本発明による第１および第
２の発明の各一実施例の工程を説明するための図であ
る。ここで11:半絶縁性基板、12:能動層、13:ゲート電
極、14および15:n+コンタクト領域、16:ソース電極、1
7:ドレイン電極、21:耐熱性ゲート、22:Au層、23:オー
ム性電極金属、31:樹脂層、32:Auめっき層、41:動作域
を兼ねる半絶縁性基板、42:ゲート絶縁膜である。
の電界効果トランジスタのセルフアラインプロセスの工
程を説明するための図である。第３図（ａ）〜（ｇ）お
よび第４図（ａ）〜（ｃ）は本発明による第１および第
２の発明の各一実施例の工程を説明するための図であ
る。ここで11:半絶縁性基板、12:能動層、13:ゲート電
極、14および15:n+コンタクト領域、16:ソース電極、1
7:ドレイン電極、21:耐熱性ゲート、22:Au層、23:オー
ム性電極金属、31:樹脂層、32:Auめっき層、41:動作域
を兼ねる半絶縁性基板、42:ゲート絶縁膜である。
Claims (2)
- 【請求項１】半絶縁性基板上に能動層を形成した後、該
能動層上にゲート電極を形成し、該ゲート電極をマスク
として高ドープコンタクト領域を形成した後、表面の平
坦性が増すように絶縁性の樹脂層を全面に被覆し、さら
に該樹脂層を薄化し、前記ゲート電極の上面を露出さ
せ、該露出させたゲート電極の上面にAuあるいはAgめっ
き層を自己整合で形成して、前記樹脂層を除去した後、
前記AuあるいはAgめっき層をマスクとしてソースおよび
ドレイン電極を形成することを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項２】動作域を兼ねる半絶縁性基板上に絶縁膜を
形成し、該絶縁膜上にゲート電極を形成し、該ゲート電
極をマスクとして高ドープコンタクト領域を形成した
後、表面の平坦性が増すように絶縁性の樹脂層を全面に
被覆し、さらに該樹脂層を薄化し、前記ゲート電極の上
面を露出させ、該露出させたゲート電極の上面にAuある
いはAgめっき層を自己整合で形成して前記樹脂層および
ソース、ドレイン電極形成領域上の前記絶縁膜を除去し
た後、前記AuあるいはAgめっき層をマスクとしてソース
およびドレイン電極を形成することを特徴とする電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146928A JPH0783026B2 (ja) | 1983-08-11 | 1983-08-11 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146928A JPH0783026B2 (ja) | 1983-08-11 | 1983-08-11 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038884A JPS6038884A (ja) | 1985-02-28 |
| JPH0783026B2 true JPH0783026B2 (ja) | 1995-09-06 |
Family
ID=15418739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146928A Expired - Lifetime JPH0783026B2 (ja) | 1983-08-11 | 1983-08-11 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783026B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167272A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933882A (ja) * | 1982-08-19 | 1984-02-23 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
-
1983
- 1983-08-11 JP JP58146928A patent/JPH0783026B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6038884A (ja) | 1985-02-28 |
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