JPH04304650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04304650A JPH04304650A JP3069694A JP6969491A JPH04304650A JP H04304650 A JPH04304650 A JP H04304650A JP 3069694 A JP3069694 A JP 3069694A JP 6969491 A JP6969491 A JP 6969491A JP H04304650 A JPH04304650 A JP H04304650A
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- JP
- Japan
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- film
- alignment mark
- substrate
- sio2 film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
， 特に， シリコン（Ｓｉ）基板上に二酸化シリコン
（ＳｉＯ２）膜からなるアライメントマークの段差を大
きくするアライメントマークの形成方法に関する。
， 特に， シリコン（Ｓｉ）基板上に二酸化シリコン
（ＳｉＯ２）膜からなるアライメントマークの段差を大
きくするアライメントマークの形成方法に関する。
【０００２】近年の半導体プロセスの微細化にともない
，アライメント精度の向上が要求されている。このため
，検出されやすい段差の大きなＳｉＯ２膜からなるアラ
イメントマークを形成する必要がある。
，アライメント精度の向上が要求されている。このため
，検出されやすい段差の大きなＳｉＯ２膜からなるアラ
イメントマークを形成する必要がある。
【０００３】
【従来の技術】図４は従来例の説明図である。図におい
て，１６は素子形成領域， １７はスクライブライン，
１８はアライメントマーク群，１９はアライメントマ
ーク， ２０はＳｉ基板である。
て，１６は素子形成領域， １７はスクライブライン，
１８はアライメントマーク群，１９はアライメントマ
ーク， ２０はＳｉ基板である。
【０００４】従来のアライメントマーク１９の形成方法
においては，図４（ａ）に示すように，スクライブライ
ン１７の中にアライメントマーク群１８を設けることが
多い。 このアライメントマーク群１８の一例としては， 図４
（ｂ）に示すように，Ｓｉ基板２０のスクライブライン
１７内のＳｉ基板２０上に， 複数の矩形が４５°に傾
斜したアライメントマーク群１８のパターンをＳｉＯ２
膜で形成して， そのＳｉＯ２膜の段差を， レーザー
ビームをＸ方向，Ｙ方向にそれぞれ走査しながら照射し
て，ＳｉＯ２膜の段差によって位置を検出し， アライ
メントをおこなっている。
においては，図４（ａ）に示すように，スクライブライ
ン１７の中にアライメントマーク群１８を設けることが
多い。 このアライメントマーク群１８の一例としては， 図４
（ｂ）に示すように，Ｓｉ基板２０のスクライブライン
１７内のＳｉ基板２０上に， 複数の矩形が４５°に傾
斜したアライメントマーク群１８のパターンをＳｉＯ２
膜で形成して， そのＳｉＯ２膜の段差を， レーザー
ビームをＸ方向，Ｙ方向にそれぞれ走査しながら照射し
て，ＳｉＯ２膜の段差によって位置を検出し， アライ
メントをおこなっている。
【０００５】即ち，図４（ｂ）のＡーＡ’ラインでカッ
トした断面図を図４（ｃ）に示すように，素子形成領域
１６に必要な酸化膜の膜厚によって， 通常スクライブ
ライン１７に挿入するＳｉＯ２膜からなるアライメント
マーク１９の段差は決定されていた。
トした断面図を図４（ｃ）に示すように，素子形成領域
１６に必要な酸化膜の膜厚によって， 通常スクライブ
ライン１７に挿入するＳｉＯ２膜からなるアライメント
マーク１９の段差は決定されていた。
【０００６】ところが，半導体プロセスが微細化される
につれて，各種成膜の膜厚が薄膜化され，それに伴いＳ
ｉＯ２膜からなるアライメントマーク１９の段差も小さ
くなっている。
につれて，各種成膜の膜厚が薄膜化され，それに伴いＳ
ｉＯ２膜からなるアライメントマーク１９の段差も小さ
くなっている。
【０００７】
【発明が解決しようとする課題】従って，段差の小さい
アライメントマークでは，アライメント機構の検出信号
も小さくなり，アライメント精度の低下といった問題を
生じていた。
アライメントマークでは，アライメント機構の検出信号
も小さくなり，アライメント精度の低下といった問題を
生じていた。
【０００８】本発明は， 以上の点を鑑み， アライメ
ントマークの段差を大きくすることで，アライメント精
度の向上を目的として提供されるものである。
ントマークの段差を大きくすることで，アライメント精
度の向上を目的として提供されるものである。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図，図２はＳｉ基板不純物濃度とＳｉＯ２膜成長速度の
関係図である。
図，図２はＳｉ基板不純物濃度とＳｉＯ２膜成長速度の
関係図である。
【００１０】図において，１はＳｉ基板，２はマスク材
，３は不純物，４は不純物注入層，５はアライメントマ
ーク，６はフィールドＳｉＯ２膜である。上記の問題点
はアライメントマークのＳｉＯ２膜の膜厚を増大し，段
差を大きくすることで，アライメント機構の検出信号を
大きくし，アライメント精度の向上を図ることにより解
決できる。
，３は不純物，４は不純物注入層，５はアライメントマ
ーク，６はフィールドＳｉＯ２膜である。上記の問題点
はアライメントマークのＳｉＯ２膜の膜厚を増大し，段
差を大きくすることで，アライメント機構の検出信号を
大きくし，アライメント精度の向上を図ることにより解
決できる。
【００１１】Ｓｉ基板の不純物濃度が高くなれば，それ
に伴って，Ｓｉを酸化してＳｉＯ２膜を成長する場合の
成長速度も速くなり，より厚いＳｉＯ２膜が形成できる
。図２に示すように，例えは，Ｓｉ基板にイオン注入法
により， 燐イオン（Ｐ＋ ） を加速電圧１００ｋｅ
Ｖ， ドーズ量１ｘ１０１３／ｃｍ２の条件で注入した
場合に比べて， 加速電圧１００ｋｅＶ， ドーズ量５
ｘ１０１５／ｃｍ２の条件で注入した場合は，ＳｉＯ２
膜の成長速度が，１．５倍も速くなる。
に伴って，Ｓｉを酸化してＳｉＯ２膜を成長する場合の
成長速度も速くなり，より厚いＳｉＯ２膜が形成できる
。図２に示すように，例えは，Ｓｉ基板にイオン注入法
により， 燐イオン（Ｐ＋ ） を加速電圧１００ｋｅ
Ｖ， ドーズ量１ｘ１０１３／ｃｍ２の条件で注入した
場合に比べて， 加速電圧１００ｋｅＶ， ドーズ量５
ｘ１０１５／ｃｍ２の条件で注入した場合は，ＳｉＯ２
膜の成長速度が，１．５倍も速くなる。
【００１２】そのため，ＳｉＯ２膜形成工程において，
素子形成領域とは別にスクライブライン内のアライメン
トマーク形成領域のみに高濃度の不純物をイオン注入法
等によりあらかじめドープしておく。
素子形成領域とは別にスクライブライン内のアライメン
トマーク形成領域のみに高濃度の不純物をイオン注入法
等によりあらかじめドープしておく。
【００１３】これにより，Ｓｉ基板表面に選択的にＳｉ
Ｏ２膜を成長した時に，素子形成領域に成長したＳｉＯ
２膜の膜厚に比べて，スクライブライン内のアライメン
トマーク５のＳｉＯ２膜の膜厚が１．５〜２ 倍と厚く
形成できて， Ｓｉ基板との段差も大きくなる。
Ｏ２膜を成長した時に，素子形成領域に成長したＳｉＯ
２膜の膜厚に比べて，スクライブライン内のアライメン
トマーク５のＳｉＯ２膜の膜厚が１．５〜２ 倍と厚く
形成できて， Ｓｉ基板との段差も大きくなる。
【００１４】すなわち，本発明の目的は，図１（ａ）に
示すように，アライメントマーク形成領域のシリコン基
板１に不純物３をドープする工程と，図１（ｂ）に示す
ように，アライメントマーク形成領域の該シリコン基板
１を酸化してアライメントマーク５を形成する工程とを
有することにより達成される。
示すように，アライメントマーク形成領域のシリコン基
板１に不純物３をドープする工程と，図１（ｂ）に示す
ように，アライメントマーク形成領域の該シリコン基板
１を酸化してアライメントマーク５を形成する工程とを
有することにより達成される。
【００１５】
【作用】本発明では，Ｓｉ基板のアライメントマーク形
成領域に不純物を高濃度にイオン注入法等によりドープ
するため，この領域の不純物濃度が高まり，酸化膜形成
において成長速度が増大する。
成領域に不純物を高濃度にイオン注入法等によりドープ
するため，この領域の不純物濃度が高まり，酸化膜形成
において成長速度が増大する。
【００１６】これにより，Ｓｉ基板とアライメントマー
クのＳｉＯ２膜との段差が通常の素子形成領域内のＳｉ
Ｏ２膜の段差より大きくなり，アライメント機構の検出
信号を大きくでき，アライメント精度が向上する。
クのＳｉＯ２膜との段差が通常の素子形成領域内のＳｉ
Ｏ２膜の段差より大きくなり，アライメント機構の検出
信号を大きくでき，アライメント精度が向上する。
【００１７】
【実施例】図３は本発明の一実施例の工程順模式断面図
である。図において，７はＳｉ基板，８はＳｉＯ２膜，
９は窒化シリコン（Ｓｉ３Ｎ４） 膜，１０はレジスト
膜， １１はＰ＋ ，１２はＰ注入層， １３はアライ
メントマーク， １４は素子分離ＳｉＯ２膜， １５は
カバーＳｉＯ２膜である。
である。図において，７はＳｉ基板，８はＳｉＯ２膜，
９は窒化シリコン（Ｓｉ３Ｎ４） 膜，１０はレジスト
膜， １１はＰ＋ ，１２はＰ注入層， １３はアライ
メントマーク， １４は素子分離ＳｉＯ２膜， １５は
カバーＳｉＯ２膜である。
【００１８】図３（ａ）に示すように，ｎ型のＳｉ基板
７の表面に塩酸酸化法により５０Åの厚さにＳｉＯ２膜
８を形成する。その上に選択酸化法に利用する Ｓｉ３
Ｎ４膜９を １，２００Åの厚さに ＣＶＤ法により形
成しパターニングする。
７の表面に塩酸酸化法により５０Åの厚さにＳｉＯ２膜
８を形成する。その上に選択酸化法に利用する Ｓｉ３
Ｎ４膜９を １，２００Åの厚さに ＣＶＤ法により形
成しパターニングする。
【００１９】図３（ｂ）に示すように，レジスト膜１０
をＳｉ基板７上に ８，０００Åの厚さに全面塗布し，
図示しないマスクを用いてパターニング露光し，アライ
メントマーク１３の形成領域のみを開口する。
をＳｉ基板７上に ８，０００Åの厚さに全面塗布し，
図示しないマスクを用いてパターニング露光し，アライ
メントマーク１３の形成領域のみを開口する。
【００２０】続いて，レジスト膜１０をマスクとして，
Ｐ＋ をイオン注入法により， １００ｋｅＶ，ドー
ズ量５ｘ１０１５／ｃｍ２の条件で注入して，Ｐ注入層
１２を形成する。図３（ｃ）に示すように，レジスト膜
１０をアッシングにより除去する。
Ｐ＋ をイオン注入法により， １００ｋｅＶ，ドー
ズ量５ｘ１０１５／ｃｍ２の条件で注入して，Ｐ注入層
１２を形成する。図３（ｃ）に示すように，レジスト膜
１０をアッシングにより除去する。
【００２１】図３（ｄ）に示すように，選択酸化法によ
り Ｓｉ３Ｎ４膜９をマスクとして素子形成領域に素子
分離ＳｉＯ２膜１４を ３，０００Åの厚さに形成する
と同時に， スクライブライン領域にアライメントマー
クＳｉＯ２膜１３を ５，０００Åの厚さに形成する。 この後の工程で素子形成領域には， 図３（ｅ）に示す
ように，層間絶縁膜としてのＳｉＯ２膜やカバーＳｉＯ
２膜１５が被覆され， ＳｉＯ２膜の段差はますます小
さくなるが，スクライブライン内のアライメントマーク
ＳｉＯ２膜１３の段差は大きく保たれ， アライメント
が容易に行なえる。
り Ｓｉ３Ｎ４膜９をマスクとして素子形成領域に素子
分離ＳｉＯ２膜１４を ３，０００Åの厚さに形成する
と同時に， スクライブライン領域にアライメントマー
クＳｉＯ２膜１３を ５，０００Åの厚さに形成する。 この後の工程で素子形成領域には， 図３（ｅ）に示す
ように，層間絶縁膜としてのＳｉＯ２膜やカバーＳｉＯ
２膜１５が被覆され， ＳｉＯ２膜の段差はますます小
さくなるが，スクライブライン内のアライメントマーク
ＳｉＯ２膜１３の段差は大きく保たれ， アライメント
が容易に行なえる。
【００２２】
【発明の効果】以上説明したように， 本発明によれば
， イオン注入工程を一つ増やすことで，アライメント
マークの酸化膜の段差が大きくなり，素子形成領域のプ
ロセスが薄膜化されても問題なく，アライメント機構の
検出信号を大きくでき，従って，アライメント精度の向
上が達成できる。
， イオン注入工程を一つ増やすことで，アライメント
マークの酸化膜の段差が大きくなり，素子形成領域のプ
ロセスが薄膜化されても問題なく，アライメント機構の
検出信号を大きくでき，従って，アライメント精度の向
上が達成できる。
【００２３】また，このアライメントマークは，後工程
において，繰り返し使用する場合に特に有効である。
において，繰り返し使用する場合に特に有効である。
【図１】 本発明の原理説明図
【図２】 Ｓｉ基板不純物濃度とＳｉＯ２膜成長速度
【図３】 本発明の一実施例の工程順模式断面図
【図
４】 従来例の説明図
４】 従来例の説明図
１ Ｓｉ基板
２ マスク材
３ 不純物
４ 不純物注入層
５ アライメントマーク
６ フィールドＳｉＯ２膜
７ Ｓｉ基板
８ ＳｉＯ２膜
９ Ｓｉ３Ｎ４膜
１０ レジスト膜
１１ Ｐ＋
１２ Ｐ注入層
１３ アライメントマークＳｉＯ２膜１４ 素子分
離ＳｉＯ２膜 １５ カバーＳｉＯ２膜
離ＳｉＯ２膜 １５ カバーＳｉＯ２膜
Claims (1)
- 【請求項１】アライメントマーク形成領域のシリコン基
板（１） に不純物（３）をドープする工程と，アライ
メントマーク形成領域の該シリコン基板（１） を酸化
してアライメントマーク（５） を形成する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069694A JPH04304650A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069694A JPH04304650A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304650A true JPH04304650A (ja) | 1992-10-28 |
Family
ID=13410236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069694A Withdrawn JPH04304650A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012028109A1 (en) * | 2010-09-01 | 2012-03-08 | Csmc Technologies Fab1 Co., Ltd. | Semicondunctor device and method of fabricating the same |
-
1991
- 1991-04-02 JP JP3069694A patent/JPH04304650A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012028109A1 (en) * | 2010-09-01 | 2012-03-08 | Csmc Technologies Fab1 Co., Ltd. | Semicondunctor device and method of fabricating the same |
| CN102386056A (zh) * | 2010-09-01 | 2012-03-21 | 无锡华润上华半导体有限公司 | 半导体器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |