JPH0828424B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0828424B2 JPH0828424B2 JP2301543A JP30154390A JPH0828424B2 JP H0828424 B2 JPH0828424 B2 JP H0828424B2 JP 2301543 A JP2301543 A JP 2301543A JP 30154390 A JP30154390 A JP 30154390A JP H0828424 B2 JPH0828424 B2 JP H0828424B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
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- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Element Separation (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高不純物濃度の埋め込み半導体層上に形
成された同一導電型の低不純物濃度のエピタキシャル層
の厚みを隣接する回路領域間で異ならせた半導体装置お
よびその製造方法に関する。
成された同一導電型の低不純物濃度のエピタキシャル層
の厚みを隣接する回路領域間で異ならせた半導体装置お
よびその製造方法に関する。
例えば、バイポーラトランジスタを用いたランダムア
クセスメモリでは、放射線による情報反転、いわゆるソ
フトエラーを防止するために、メモリセルを構成するト
ランジスタのコレクタ・ベース接合容量はある程度大き
いことが望まれる。一方、メモリの動作速度を決定する
周辺回路を構成するトランジスタは、高速動作実現の観
点から、そのコレクタ・ベース接合容量は小さい方が望
ましい。
クセスメモリでは、放射線による情報反転、いわゆるソ
フトエラーを防止するために、メモリセルを構成するト
ランジスタのコレクタ・ベース接合容量はある程度大き
いことが望まれる。一方、メモリの動作速度を決定する
周辺回路を構成するトランジスタは、高速動作実現の観
点から、そのコレクタ・ベース接合容量は小さい方が望
ましい。
第５図は、上記２つの条件を満足するように形成され
た従来の半導体装置の一例を示す断面図である。図にお
いて、p-型半導体基板１上には高不純物濃度のn+型埋め
込み半導体層２が形成され、その上に低不純物濃度のn-
型エピタキシャル層３が形成されている。エピタキシャ
ル層３の膜厚は、メモリセル領域で比較的薄く、周辺回
路領域で比較的厚くなるようにされている。メモリセル
領域と周辺回路領域は溝型分離層５により複数の素子領
域に分離され、それらの素子領域の所定のものには、n-
型エピタキシャル層３の表面にｐ型拡散層４が形成され
ている。n-型エピタキシャル層３はトランジスタのコレ
クタとして働き、ｐ型拡散層４はベースとして働く。
た従来の半導体装置の一例を示す断面図である。図にお
いて、p-型半導体基板１上には高不純物濃度のn+型埋め
込み半導体層２が形成され、その上に低不純物濃度のn-
型エピタキシャル層３が形成されている。エピタキシャ
ル層３の膜厚は、メモリセル領域で比較的薄く、周辺回
路領域で比較的厚くなるようにされている。メモリセル
領域と周辺回路領域は溝型分離層５により複数の素子領
域に分離され、それらの素子領域の所定のものには、n-
型エピタキシャル層３の表面にｐ型拡散層４が形成され
ている。n-型エピタキシャル層３はトランジスタのコレ
クタとして働き、ｐ型拡散層４はベースとして働く。
いま、ｐ型拡散層４の深さがメモリセル領域と周辺回
路領域で同じであるとすると、ｐ型拡散層４とn+型埋め
込み半導体層２との距離は、周辺回路領域と比べてメモ
リセル領域で小さくなる。したがって、コレクタ・ベー
ス接合の空乏層幅も、周辺回路領域に比べてメモリセル
領域で狭くなり、結果として、周辺回路領域のコレクタ
・ベース接合容量C2を小さく保ったまま、メモリセル領
域のコレクタ・ベース接合容量C1を大きくすることが可
能になる。
路領域で同じであるとすると、ｐ型拡散層４とn+型埋め
込み半導体層２との距離は、周辺回路領域と比べてメモ
リセル領域で小さくなる。したがって、コレクタ・ベー
ス接合の空乏層幅も、周辺回路領域に比べてメモリセル
領域で狭くなり、結果として、周辺回路領域のコレクタ
・ベース接合容量C2を小さく保ったまま、メモリセル領
域のコレクタ・ベース接合容量C1を大きくすることが可
能になる。
次に、第6A図ないし第6F図を参照しつつ、第５図の半
導体装置の製造方法について説明する。まず、第6A図に
示すように、p-型半導体基板１の表面にｎ型不純物をイ
オン注入し、注入した不純物を熱拡散することによりm+
型埋め込み半導体層２を形成する。続いて、第6B図に示
すように、埋め込み半導体層２上にn-型エピタキシャル
層３を成長させる。そして、第6C図に示すように、エピ
タキシャル層３上に酸化膜101を形成し、さらにその上
に、周辺回路領域だけに、窒化膜102を形成する。
導体装置の製造方法について説明する。まず、第6A図に
示すように、p-型半導体基板１の表面にｎ型不純物をイ
オン注入し、注入した不純物を熱拡散することによりm+
型埋め込み半導体層２を形成する。続いて、第6B図に示
すように、埋め込み半導体層２上にn-型エピタキシャル
層３を成長させる。そして、第6C図に示すように、エピ
タキシャル層３上に酸化膜101を形成し、さらにその上
に、周辺回路領域だけに、窒化膜102を形成する。
次に、第6D図に示すように、窒化膜102をマスクとす
る選択酸化により、メモリセル領域に酸化膜103を形成
し、これによりn-型エピタキシャル層３の厚みをメモリ
セル領域において薄くする。n-型エピタキシャル層３が
シリコンの場合、酸化膜103の膜厚は、n-型エピタキシ
ャル層３の薄くしたい厚みの約1/0.45倍だけ必要なこと
が知られている。そして、第6E図に示すように、窒化膜
102および酸化膜101,103を全面除去する。このときn-型
エピタキシャル層３の表面に形成された段差は、後工程
において位置合せマークとして用いられる。すなわち、
第6E図の工程のあと、第6F図に示すように、n-型エピタ
キシャル層３の表面からp-型半導体基板１に達する深さ
の溝型分離層５が形成されるわけであるが、例えばこの
工程において、溝パターン転写のためのフォトマスクの
位置合せに上記段差が利用される。しかる後、溝型分離
層５により分離された素子領域の必要なものにトランジ
スタを形成することにより、第５図の構造となる。
る選択酸化により、メモリセル領域に酸化膜103を形成
し、これによりn-型エピタキシャル層３の厚みをメモリ
セル領域において薄くする。n-型エピタキシャル層３が
シリコンの場合、酸化膜103の膜厚は、n-型エピタキシ
ャル層３の薄くしたい厚みの約1/0.45倍だけ必要なこと
が知られている。そして、第6E図に示すように、窒化膜
102および酸化膜101,103を全面除去する。このときn-型
エピタキシャル層３の表面に形成された段差は、後工程
において位置合せマークとして用いられる。すなわち、
第6E図の工程のあと、第6F図に示すように、n-型エピタ
キシャル層３の表面からp-型半導体基板１に達する深さ
の溝型分離層５が形成されるわけであるが、例えばこの
工程において、溝パターン転写のためのフォトマスクの
位置合せに上記段差が利用される。しかる後、溝型分離
層５により分離された素子領域の必要なものにトランジ
スタを形成することにより、第５図の構造となる。
以上説明したように、従来技術においては、メモリセ
ル領域のトランジスタのコレクタ・ベース接合容量を周
辺回路領域のそれと比べて大きくする目的で、メモリセ
ル領域のn-型エピタキシャル層３を削り、周辺回路領域
よりも薄くしていたため、メモリセル領域と周辺回路領
域との間でn-型エピタキシャル層３の表面に段差が生じ
ていた。このエピタキシャル層３の表面段差は、後工程
の位置合せマークとしては必要であるが、一方で次に述
べるような問題点を招来していた。
ル領域のトランジスタのコレクタ・ベース接合容量を周
辺回路領域のそれと比べて大きくする目的で、メモリセ
ル領域のn-型エピタキシャル層３を削り、周辺回路領域
よりも薄くしていたため、メモリセル領域と周辺回路領
域との間でn-型エピタキシャル層３の表面に段差が生じ
ていた。このエピタキシャル層３の表面段差は、後工程
の位置合せマークとしては必要であるが、一方で次に述
べるような問題点を招来していた。
すなわち、フォトレジスト膜をスピンコートした際、
上記段差近傍の下段部分におけるフォトレジスト膜厚が
他の領域よりも厚くなるため、感光，現像後のフォトレ
ジストのパターン寸法が段差近傍の下段部分とその他の
領域とで異なってしまう。第７図はこの様な問題点の一
例を図示した断面図であり、n-型エピタキシャル層３上
に絶縁膜６を形成後、さらにその上にフォトレジスト膜
７をスピンコートし、しかる後、絶縁膜６に開孔を形成
すべく、所望の開孔パターンに従ってフォトレジスト膜
７を感光、現像した状態を示す。図示のように、n-型エ
ピタキシャル層３の段差近傍の下段部分におけるフォト
レジスト膜７の膜厚R2は、段差から遠く離れた下段およ
び上段部分の膜厚R1およびR3に比べて厚くなっているた
め、感光、現像後のパターン寸法（パターン幅）は、膜
厚R2部分のパターン幅S2が膜厚R1,R3部分のパターン幅S
1,S3に比べて狭くなってしまっている。その結果、フォ
トレジスト膜７をマスクとして絶縁膜６をエッチングし
て開孔を形成すると、膜厚R2の部分で所望の開孔幅が得
られないという問題点があった。
上記段差近傍の下段部分におけるフォトレジスト膜厚が
他の領域よりも厚くなるため、感光，現像後のフォトレ
ジストのパターン寸法が段差近傍の下段部分とその他の
領域とで異なってしまう。第７図はこの様な問題点の一
例を図示した断面図であり、n-型エピタキシャル層３上
に絶縁膜６を形成後、さらにその上にフォトレジスト膜
７をスピンコートし、しかる後、絶縁膜６に開孔を形成
すべく、所望の開孔パターンに従ってフォトレジスト膜
７を感光、現像した状態を示す。図示のように、n-型エ
ピタキシャル層３の段差近傍の下段部分におけるフォト
レジスト膜７の膜厚R2は、段差から遠く離れた下段およ
び上段部分の膜厚R1およびR3に比べて厚くなっているた
め、感光、現像後のパターン寸法（パターン幅）は、膜
厚R2部分のパターン幅S2が膜厚R1,R3部分のパターン幅S
1,S3に比べて狭くなってしまっている。その結果、フォ
トレジスト膜７をマスクとして絶縁膜６をエッチングし
て開孔を形成すると、膜厚R2の部分で所望の開孔幅が得
られないという問題点があった。
この発明は上記問題点を解消するためになされたもの
で、第1,第２領域間でエピタキシャル層の表面に高さの
差を生じることなく、第１領域のエピタキシャル層の膜
厚を第２領域のそれよりも薄くでき、かつ、後工程のた
めの位置合せマークも残すことができる半導体装置およ
びその製造方法を得ることを目的とする。
で、第1,第２領域間でエピタキシャル層の表面に高さの
差を生じることなく、第１領域のエピタキシャル層の膜
厚を第２領域のそれよりも薄くでき、かつ、後工程のた
めの位置合せマークも残すことができる半導体装置およ
びその製造方法を得ることを目的とする。
この発明に係る半導体装置は、表面が比較的高く形成
された第１領域と該第１領域に隣接し表面が比較的低く
形成された第２領域とを有する第１導電型の半導体基板
と、この半導体基板の第1,第２領域上に形成された実質
的に均一厚さの比較的高不純物濃度の第２導電型の埋め
込み半導体層と、この埋め込み半導体層上に形成された
比較的低不純物濃度の第２導電型のエピタキシャル層と
を備え、該エピタキシャル層は、第1,第２領域において
同一高さでかつ第1,第２領域の境界部分で凹型または凸
型の段差が設けられた表面を有して構成されている。
された第１領域と該第１領域に隣接し表面が比較的低く
形成された第２領域とを有する第１導電型の半導体基板
と、この半導体基板の第1,第２領域上に形成された実質
的に均一厚さの比較的高不純物濃度の第２導電型の埋め
込み半導体層と、この埋め込み半導体層上に形成された
比較的低不純物濃度の第２導電型のエピタキシャル層と
を備え、該エピタキシャル層は、第1,第２領域において
同一高さでかつ第1,第２領域の境界部分で凹型または凸
型の段差が設けられた表面を有して構成されている。
一方、この発明に係る半導体装置の製造方法は、第１
導電型の半導体基板を準備する工程と、この半導体基板
の表面を選択的に除去することにより、該半導体基板
に、表面が比較的高く形成された第１領域と該第１領域
に隣接し表面が比較的低く形成された第２領域とを設け
る工程と、半導体基板の第1,第２領域上に実質的に均一
厚さの比較的高不純物濃度の第２導電型の埋め込み半導
体層を形成する工程と、この埋め込み半導体層上に比較
的低不純物濃度の第２導電型のエピタキシャル層を実質
的に均一厚さに成長させる工程と、第１領域におけるエ
ピタキシャル層を選択的に除去することにより、エピタ
キシャル層の表面を第1,第２領域において同一高さにす
るとともに、該表面に第1,第２領域の境界部分で凹型ま
たは凸型の段差を設ける工程とを備えて構成されてい
る。
導電型の半導体基板を準備する工程と、この半導体基板
の表面を選択的に除去することにより、該半導体基板
に、表面が比較的高く形成された第１領域と該第１領域
に隣接し表面が比較的低く形成された第２領域とを設け
る工程と、半導体基板の第1,第２領域上に実質的に均一
厚さの比較的高不純物濃度の第２導電型の埋め込み半導
体層を形成する工程と、この埋め込み半導体層上に比較
的低不純物濃度の第２導電型のエピタキシャル層を実質
的に均一厚さに成長させる工程と、第１領域におけるエ
ピタキシャル層を選択的に除去することにより、エピタ
キシャル層の表面を第1,第２領域において同一高さにす
るとともに、該表面に第1,第２領域の境界部分で凹型ま
たは凸型の段差を設ける工程とを備えて構成されてい
る。
この発明における半導体基板は第1,第２領域間で段差
を有し、したがってその上に形成された均一厚さの埋め
込み半導体層の表面も第1,第２領域間で段差を有してい
る。このため、埋め込み半導体層上に形成されたエピタ
キシャル層の表面に第1,第２領域間で段差を生じること
なく、エピタキシャル層の膜厚を第1,第２領域間で異な
らせることができる。また、第1,第２領域の境界部分に
おいてエピタキシャル層の表面に設けられた凹型あるい
は凸型の段差を後工程のための位置合せマークとなる。
を有し、したがってその上に形成された均一厚さの埋め
込み半導体層の表面も第1,第２領域間で段差を有してい
る。このため、埋め込み半導体層上に形成されたエピタ
キシャル層の表面に第1,第２領域間で段差を生じること
なく、エピタキシャル層の膜厚を第1,第２領域間で異な
らせることができる。また、第1,第２領域の境界部分に
おいてエピタキシャル層の表面に設けられた凹型あるい
は凸型の段差を後工程のための位置合せマークとなる。
第１図は、この発明による半導体装置の一実施例を示
す断面図である。図において、p-型半導体基板11の表面
には、メモリセル領域と周辺回路領域とで段差が設けら
れている。すなわち、p-型半導体基板11の表面はメモリ
セル領域において高く、周辺回路領域において低く形成
されている。このp-型半導体基板11の表面上には、実質
的に均一厚さの高不純物濃度のn+型埋め込み半導体層12
が形成されている。したがって、埋め込み半導体層12の
表面も、メモリセル領域と周辺回路領域とで段差を有す
ることになる。
す断面図である。図において、p-型半導体基板11の表面
には、メモリセル領域と周辺回路領域とで段差が設けら
れている。すなわち、p-型半導体基板11の表面はメモリ
セル領域において高く、周辺回路領域において低く形成
されている。このp-型半導体基板11の表面上には、実質
的に均一厚さの高不純物濃度のn+型埋め込み半導体層12
が形成されている。したがって、埋め込み半導体層12の
表面も、メモリセル領域と周辺回路領域とで段差を有す
ることになる。
n+型埋め込み半導体層12の表面上には、低不純物濃度
のn+型エピタキシャル層13が形成されている。エピタキ
シャル層13の表面はメモリセル領域と周辺回路領域とで
同一高さとされ、このためエピタキシャル層13の膜厚は
メモリセル領域で薄く（E1）、周辺回路領域で厚く
（E2）なっている。また、エピタキシャル層13の表面に
は、メモリセル領域と周辺回路領域の境界部分におい
て、凹型の段差16が設けられている。
のn+型エピタキシャル層13が形成されている。エピタキ
シャル層13の表面はメモリセル領域と周辺回路領域とで
同一高さとされ、このためエピタキシャル層13の膜厚は
メモリセル領域で薄く（E1）、周辺回路領域で厚く
（E2）なっている。また、エピタキシャル層13の表面に
は、メモリセル領域と周辺回路領域の境界部分におい
て、凹型の段差16が設けられている。
メモリセル領域と周辺回路は溝型分離層15により複数
の素子領域に分離され、それらの素子領域の所定のもの
にはn-型エピタキシャル層13の表面にｐ型拡散層14が形
成されている。n-型エピタキシャル層13はトランジスタ
のコレクタとして働き、ｐ型拡散層14はトランジスタの
ベースとして働く。
の素子領域に分離され、それらの素子領域の所定のもの
にはn-型エピタキシャル層13の表面にｐ型拡散層14が形
成されている。n-型エピタキシャル層13はトランジスタ
のコレクタとして働き、ｐ型拡散層14はトランジスタの
ベースとして働く。
いま、ｐ型拡散層14の深さがメモリセル領域と周辺回
路領域で同じであるとすると、ｐ型拡散層14とn+型埋め
込み半導体層12との距離は、周辺回路領域と比べてメモ
リセル領域で小さくなる。したがって、コレクタ・ベー
ス接合の空乏層幅も、周辺回路領域に比べてメモリセル
領域で狭くなり、結果として、周辺回路領域のコレクタ
・ベース接合容量C1を小さく保ったまま、メモリセル領
域のコレクタ・ベース接合容量C1を大きくすることがで
きる。
路領域で同じであるとすると、ｐ型拡散層14とn+型埋め
込み半導体層12との距離は、周辺回路領域と比べてメモ
リセル領域で小さくなる。したがって、コレクタ・ベー
ス接合の空乏層幅も、周辺回路領域に比べてメモリセル
領域で狭くなり、結果として、周辺回路領域のコレクタ
・ベース接合容量C1を小さく保ったまま、メモリセル領
域のコレクタ・ベース接合容量C1を大きくすることがで
きる。
さらに、メモリセル領域と周辺回路領域の境界部分に
おいて、n-型エピタキシャル層13の表面には凹型の段差
16が設けられており、この段差16が後工程における位置
合せマークとして働く。
おいて、n-型エピタキシャル層13の表面には凹型の段差
16が設けられており、この段差16が後工程における位置
合せマークとして働く。
次に、第2A図ないし第2H図を参照しつつ、第１図の半
導体装置の製造方法の一実施例について説明する。ま
ず、第2A図に示すように、p-型半導体基板11上に例えば
熱酸化により酸化膜111を形成し、さらにその上に、例
えばCVDにより窒化膜112を形成し、メモリセル領域だけ
に残す。次に、第2B図に示すように、窒化膜112をマス
クとする選択酸化（LOCOS）により、周辺回路領域に酸
化膜113を形成し、これによりp-型半導体基板11の厚み
を周辺回路領域において薄くする。p-型半導体基板11が
シリコンの場合、酸化膜113の膜厚は、p-型半導体基板1
1の薄くしたい厚みの約1/0.45倍だけ必要なこともが知
られている。例えば、シリコン基板より成る半導体基板
11を0.4μｍ削るためには、950℃，約300分の水蒸気酸
化により0.89μｍの酸化膜113を形成すればよい。
導体装置の製造方法の一実施例について説明する。ま
ず、第2A図に示すように、p-型半導体基板11上に例えば
熱酸化により酸化膜111を形成し、さらにその上に、例
えばCVDにより窒化膜112を形成し、メモリセル領域だけ
に残す。次に、第2B図に示すように、窒化膜112をマス
クとする選択酸化（LOCOS）により、周辺回路領域に酸
化膜113を形成し、これによりp-型半導体基板11の厚み
を周辺回路領域において薄くする。p-型半導体基板11が
シリコンの場合、酸化膜113の膜厚は、p-型半導体基板1
1の薄くしたい厚みの約1/0.45倍だけ必要なこともが知
られている。例えば、シリコン基板より成る半導体基板
11を0.4μｍ削るためには、950℃，約300分の水蒸気酸
化により0.89μｍの酸化膜113を形成すればよい。
次に、第2C図に示すように、窒化膜112および酸化膜1
11,113を全面除去する。そして、イオン注入等により、
ヒ素，アンチモン等のｎ型不純物をp-型半導体基板11の
表面に導入し、熱拡散を施すことによりn+型埋め込み半
導体層12を形成する。そして、第2D図に示すように、n+
型埋込み半導体層12上にn-型エピタキシャル層13をエピ
タキシャル成長させる。しかる後、第2E図に示すよう
に、エピタキシャル層13上に例えば熱酸化により酸化膜
114を形成し、さらにその上に、例えばCVDにより窒化膜
115を形成し、周辺回路領域だけに残す。ここで、窒化
膜115のエッジは、メモリセル領域と周辺回路領域の境
界部分よりやや周辺回路領域寄りに設定する。この場
合、窒化膜115のエッジが確実に周辺回路寄りにくるよ
うに、窒化膜115をパターニングする際のマスク合せ誤
差を見込んでおく必要がある。
11,113を全面除去する。そして、イオン注入等により、
ヒ素，アンチモン等のｎ型不純物をp-型半導体基板11の
表面に導入し、熱拡散を施すことによりn+型埋め込み半
導体層12を形成する。そして、第2D図に示すように、n+
型埋込み半導体層12上にn-型エピタキシャル層13をエピ
タキシャル成長させる。しかる後、第2E図に示すよう
に、エピタキシャル層13上に例えば熱酸化により酸化膜
114を形成し、さらにその上に、例えばCVDにより窒化膜
115を形成し、周辺回路領域だけに残す。ここで、窒化
膜115のエッジは、メモリセル領域と周辺回路領域の境
界部分よりやや周辺回路領域寄りに設定する。この場
合、窒化膜115のエッジが確実に周辺回路寄りにくるよ
うに、窒化膜115をパターニングする際のマスク合せ誤
差を見込んでおく必要がある。
次に、第2F図に示すように、窒化膜115をマスクとす
る選択酸化（LOCOS）により、メモリセル領域に酸化膜1
16を形成し、これによりn-型エピタキシャル層13の厚み
をメモリセル領域において薄くする。このとき、酸化膜
116の形成条件は、第2B図の工程における酸化膜113の前
述した形成条件と同じにする。これにより、酸化膜113
と同じ厚みの酸化膜116が形成され、結果として、n-型
エピタキシャル層13の表面はメモリセル領域と周辺回路
領域とで同一高さになる。また、窒化膜115のエッジを
メモリセル領域と周辺回路領域の境界部分よりやや周辺
回路領域寄りに設定しているので、該境界部分において
n-型エピタキシャル層13の表面が酸化膜116により凹型
に掘り下げられる。
る選択酸化（LOCOS）により、メモリセル領域に酸化膜1
16を形成し、これによりn-型エピタキシャル層13の厚み
をメモリセル領域において薄くする。このとき、酸化膜
116の形成条件は、第2B図の工程における酸化膜113の前
述した形成条件と同じにする。これにより、酸化膜113
と同じ厚みの酸化膜116が形成され、結果として、n-型
エピタキシャル層13の表面はメモリセル領域と周辺回路
領域とで同一高さになる。また、窒化膜115のエッジを
メモリセル領域と周辺回路領域の境界部分よりやや周辺
回路領域寄りに設定しているので、該境界部分において
n-型エピタキシャル層13の表面が酸化膜116により凹型
に掘り下げられる。
次に、第2G図に示すように、窒化膜115および酸化膜1
14,116を全面除去する。結果として得られるn-型エピタ
キシャル層13の表面は平坦となり、かつ、メモリセル領
域と周辺回路領域の境界部分で凹型の段差16が形成され
る。この段差16のいずれかのエッジを後工程での位置合
せマークとして用いることができる。
14,116を全面除去する。結果として得られるn-型エピタ
キシャル層13の表面は平坦となり、かつ、メモリセル領
域と周辺回路領域の境界部分で凹型の段差16が形成され
る。この段差16のいずれかのエッジを後工程での位置合
せマークとして用いることができる。
しかる後、第2H図に示すように、n-型エピタキシャル
層13の表面からp-型半導体基板11に達する深さの溝型分
離層15を形成する。この形成は、例えば、まず異方性エ
ッチングにより溝を形成し、次にCVDにより酸化膜を堆
積し、その後エッチバックにより溝外の酸化膜を除去す
ることにより行われる。この工程において、異方性エッ
チング用のフォトレジスト（図示せず）に溝パターン転
写のためのフォトマスクを位置合せする際に上記段差16
を位置合せマークとして利用することができる。しかる
後、溝型分離層15により分離された素子領域の必要なも
のにトランジスタを形成する。
層13の表面からp-型半導体基板11に達する深さの溝型分
離層15を形成する。この形成は、例えば、まず異方性エ
ッチングにより溝を形成し、次にCVDにより酸化膜を堆
積し、その後エッチバックにより溝外の酸化膜を除去す
ることにより行われる。この工程において、異方性エッ
チング用のフォトレジスト（図示せず）に溝パターン転
写のためのフォトマスクを位置合せする際に上記段差16
を位置合せマークとして利用することができる。しかる
後、溝型分離層15により分離された素子領域の必要なも
のにトランジスタを形成する。
第3A図はnpnトランジスタが形成された素子領域の１
つを示す平面図、第3B図は第3A図のＢ−Ｂ′線に沿った
断面図である。なお第3A図のＡ−Ａ′線に沿った断面構
造（ただし単一の素子領域について）は第１図に示すと
うりである。図示のnpnトランジスタは、n-型エピタキ
シャル層13より成るコレクタ領域と、ｐ型拡散層13より
成るベース領域と、n++型拡散層19より成るエミッタ領
域とを備えている。表面に設けられたパッシベーション
膜20にはそれぞれコレクタ，ベース，エミッタ用のコン
タクトホール171,181,191が開孔され、該コンタクトホ
ール171,181,191内にそれぞれコレクタ電極172,ベース
電極182,エミッタ電極192が形成されている。コレクタ
電極172は、n+型コレクタ電極取り出し層17を介して、
埋め込みコレクタとして働くn+型埋め込み半導体層12に
接続されている。また、ベース電極182は、p+型外部ベ
ース層18を介して、ベース領域であるｐ型拡散層14に接
続されている。一方、エミッタ電極192は、エミッタ領
域であるn++型拡散層19に直線接続されている。
つを示す平面図、第3B図は第3A図のＢ−Ｂ′線に沿った
断面図である。なお第3A図のＡ−Ａ′線に沿った断面構
造（ただし単一の素子領域について）は第１図に示すと
うりである。図示のnpnトランジスタは、n-型エピタキ
シャル層13より成るコレクタ領域と、ｐ型拡散層13より
成るベース領域と、n++型拡散層19より成るエミッタ領
域とを備えている。表面に設けられたパッシベーション
膜20にはそれぞれコレクタ，ベース，エミッタ用のコン
タクトホール171,181,191が開孔され、該コンタクトホ
ール171,181,191内にそれぞれコレクタ電極172,ベース
電極182,エミッタ電極192が形成されている。コレクタ
電極172は、n+型コレクタ電極取り出し層17を介して、
埋め込みコレクタとして働くn+型埋め込み半導体層12に
接続されている。また、ベース電極182は、p+型外部ベ
ース層18を介して、ベース領域であるｐ型拡散層14に接
続されている。一方、エミッタ電極192は、エミッタ領
域であるn++型拡散層19に直線接続されている。
第１図の実施例において、段差16は凹型のものである
が、これは凸型のものであってもよい。その様な凸型の
段差を有する半導体装置の製造方法の一実施例を、第4A
図ないし第4C図を参照しつつ以下に説明する。第4A図な
いし第4C図の工程は、前述した製造方法における第2E図
ないし第2G図の工程にそれぞれ対応するもので、それ以
外の工程は前述した製造方法と全く同一である。
が、これは凸型のものであってもよい。その様な凸型の
段差を有する半導体装置の製造方法の一実施例を、第4A
図ないし第4C図を参照しつつ以下に説明する。第4A図な
いし第4C図の工程は、前述した製造方法における第2E図
ないし第2G図の工程にそれぞれ対応するもので、それ以
外の工程は前述した製造方法と全く同一である。
第4A図の工程では、第2E図の工程と異なり、窒化膜11
5のエッジがメモリセル領域と周辺回路領域の境界部分
よりややメモリセル領域寄りにくるように設定する。そ
の結果、次の第4B図の工程で、窒化膜115をマスクとし
た選択酸化により酸化膜116を形成する際に、メモリセ
ル領域と周辺回路領域の境界部分において、酸化膜116
により削られないn-型エピタキシャル層13が凸型に残
る。そして、第4C図に示すように、窒化膜115および酸
化膜114,116を全面除去すれば、結果として得られるn-
型エピタキシャル層13の表面は平坦となり、かつ、メモ
リセル領域と周辺回路領域の境界部分で凸型の段差21が
形成される。この凸型の段差21のいずれか一方のエッジ
を後工程における位置合せマークとして用いることがで
きる。
5のエッジがメモリセル領域と周辺回路領域の境界部分
よりややメモリセル領域寄りにくるように設定する。そ
の結果、次の第4B図の工程で、窒化膜115をマスクとし
た選択酸化により酸化膜116を形成する際に、メモリセ
ル領域と周辺回路領域の境界部分において、酸化膜116
により削られないn-型エピタキシャル層13が凸型に残
る。そして、第4C図に示すように、窒化膜115および酸
化膜114,116を全面除去すれば、結果として得られるn-
型エピタキシャル層13の表面は平坦となり、かつ、メモ
リセル領域と周辺回路領域の境界部分で凸型の段差21が
形成される。この凸型の段差21のいずれか一方のエッジ
を後工程における位置合せマークとして用いることがで
きる。
なお、上記各実施例では、半導体基板11やエピタキシ
ャル層13を所望厚さだけ削るのにLOCOSを用いる例につ
いて説明したが、プラズマエッチングを用いてもよい。
この場合、エッチングマスクとしては、例えばフォトレ
ジスト膜や酸化膜を用いてもよい。また、エッチングガ
スとしては、SF6やHBr等のガスを用いてもよい。なお、
この場合にも、マスクのエッジ位置は、第2A図，第2E
図，第4A図に示す窒化膜112,115のエッジ位置と同じで
ある。なお、プラズマエッチングを用いた場合には、プ
ラズマによる除去部分にダメージ層が残るため、このダ
メージ層を熱酸化して除去する工程を追加することが望
ましい。
ャル層13を所望厚さだけ削るのにLOCOSを用いる例につ
いて説明したが、プラズマエッチングを用いてもよい。
この場合、エッチングマスクとしては、例えばフォトレ
ジスト膜や酸化膜を用いてもよい。また、エッチングガ
スとしては、SF6やHBr等のガスを用いてもよい。なお、
この場合にも、マスクのエッジ位置は、第2A図，第2E
図，第4A図に示す窒化膜112,115のエッジ位置と同じで
ある。なお、プラズマエッチングを用いた場合には、プ
ラズマによる除去部分にダメージ層が残るため、このダ
メージ層を熱酸化して除去する工程を追加することが望
ましい。
以上説明したように、この発明によれば、半導体基板
および埋め込み半導体層の表面高さを第１領域で高く、
第２領域で低くするとともに、その上に形成されるエピ
タキシャル層の膜厚を第１領域で薄く、第２領域で厚く
したので、第1,第２領域間でエピタキシャル層の表面に
高さの差を生じず、また、第1,第２領域の境界部分では
エピタキシャル層の表面に凹型または凸型の段差を形成
するようにしたので、後工程のための位置合せマークも
残すことができるという効果がある。
および埋め込み半導体層の表面高さを第１領域で高く、
第２領域で低くするとともに、その上に形成されるエピ
タキシャル層の膜厚を第１領域で薄く、第２領域で厚く
したので、第1,第２領域間でエピタキシャル層の表面に
高さの差を生じず、また、第1,第２領域の境界部分では
エピタキシャル層の表面に凹型または凸型の段差を形成
するようにしたので、後工程のための位置合せマークも
残すことができるという効果がある。
第１図はこの発明による半導体装置の一実施例を示す断
面図、第2A図ないし第2H図は第１図の半導体装置の製造
方法の一実施例を示す断面図、第3A図は単一素子領域の
平面図、第3B図は第3A図のＢ−Ｂ′線に沿った断面図、
第4A図ないし第4C図はこの発明による半導体装置の製造
方法の他の実施例を示す断面図、第５図は従来の半導体
装置を示す断面図、第6A図ないし第6F図は第５図の半導
体装置の製造方法を示す断面図、第７図は従来の半導体
装置の不具合を示す断面図である。 図において、11はp-型半導体基板、12はn+型埋め込み半
導体層、13はn-型エピタキシャル層、16は凹型段差、21
は凸型段差である。 なお、各図中同一符号は同一または相当部分を示す。
面図、第2A図ないし第2H図は第１図の半導体装置の製造
方法の一実施例を示す断面図、第3A図は単一素子領域の
平面図、第3B図は第3A図のＢ−Ｂ′線に沿った断面図、
第4A図ないし第4C図はこの発明による半導体装置の製造
方法の他の実施例を示す断面図、第５図は従来の半導体
装置を示す断面図、第6A図ないし第6F図は第５図の半導
体装置の製造方法を示す断面図、第７図は従来の半導体
装置の不具合を示す断面図である。 図において、11はp-型半導体基板、12はn+型埋め込み半
導体層、13はn-型エピタキシャル層、16は凹型段差、21
は凸型段差である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/102
Claims (2)
- 【請求項１】表面が比較的高く形成された第１領域と該
第１領域に隣接し表面が比較的低く形成された第２領域
とを有する第１導電型の半導体基板と、 前記半導体基板の前記第1,第２領域上に形成された実質
的に均一厚さの比較的高不純物濃度の第２導電型の埋め
込み半導体層と、 前記埋め込み半導体層上に形成された比較的低不純物濃
度の第２導電型のエピタキシャル層とを備え、 前記エピタキシャル層は、前記第1,第２領域において同
一高さでかつ前記第1,第２領域の境界部分で凹型または
凸型の段差が設けられた表面を有する半導体装置。 - 【請求項２】第１導電型の半導体基板を準備する工程
と、 前記半導体基板の表面を選択的に除去することにより、
該半導体基板に、表面が比較的高く形成された第１領域
と該第１領域に隣接し表面が比較的低く形成された第２
領域とを設ける工程と、 前記半導体基板の前記第1,第２領域上に実質的に均一厚
さの比較的高不純物濃度の第２導電型の埋め込み半導体
層を形成する工程と、 前記埋め込み半導体層上に比較的低不純物濃度の第２導
電型のエピタキシャル層を実質的に均一厚さに成長させ
る工程と、 前記第１領域における前エピタキシャル層を選択的に除
去することにより、前記エピタキシャル層の表面を前記
第1,第２領域において同一高さにするとともに、該表面
に前記第1,第２領域の境界部分で凹型または凸型の段差
を設ける工程とを備える半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301543A JPH0828424B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体装置およびその製造方法 |
| US07/793,942 US5256898A (en) | 1990-11-06 | 1991-10-22 | Semiconductor device with a different epitaxial thickness between adjacent circuit regions |
| US08/067,955 US5310691A (en) | 1990-11-06 | 1993-05-27 | Method of manufacturing semiconductor device including formation of alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301543A JPH0828424B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171979A JPH04171979A (ja) | 1992-06-19 |
| JPH0828424B2 true JPH0828424B2 (ja) | 1996-03-21 |
Family
ID=17898206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301543A Expired - Fee Related JPH0828424B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5256898A (ja) |
| JP (1) | JPH0828424B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0155835B1 (ko) * | 1995-06-23 | 1998-12-01 | 김광호 | 반도체 장치의 얼라인 키 패턴 형성방법 |
| US5949117A (en) * | 1995-12-26 | 1999-09-07 | Micron Technology, Inc. | Highly efficient transistor for fast programming of flash memories |
| US5753956A (en) * | 1996-01-11 | 1998-05-19 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
| US5936311A (en) * | 1996-12-31 | 1999-08-10 | Intel Corporation | Integrated circuit alignment marks distributed throughout a surface metal line |
| JP3519571B2 (ja) * | 1997-04-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JPH11224935A (ja) | 1997-12-02 | 1999-08-17 | Mitsubishi Electric Corp | 半導体集積回路の基板及び半導体集積回路の製造方法 |
| US6037236A (en) * | 1998-08-17 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Regeneration of alignment marks after shallow trench isolation with chemical mechanical polishing |
| US7666735B1 (en) * | 2005-02-10 | 2010-02-23 | Advanced Micro Devices, Inc. | Method for forming semiconductor devices with active silicon height variation |
| JP2006278646A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US8508001B2 (en) | 2011-08-25 | 2013-08-13 | Globalfoundries Inc. | Semiconductor device with work function adjusting layer having varied thickness in a gate width direction and methods of making same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4445268A (en) * | 1981-02-14 | 1984-05-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor integrated circuit BI-MOS device |
| US4554726A (en) * | 1984-04-17 | 1985-11-26 | At&T Bell Laboratories | CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well |
| JPS615566A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 半導体装置および製造方法 |
| JPS61236155A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置 |
| JPH0714037B2 (ja) * | 1986-10-20 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0714039B2 (ja) * | 1986-11-26 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0714038B2 (ja) * | 1986-11-26 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
| JPH03227055A (ja) * | 1990-01-31 | 1991-10-08 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5134082A (en) * | 1991-06-10 | 1992-07-28 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| US5225365A (en) * | 1992-03-30 | 1993-07-06 | Motorola, Inc. | Method of making a substantially planar semiconductor surface |
-
1990
- 1990-11-06 JP JP2301543A patent/JPH0828424B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-22 US US07/793,942 patent/US5256898A/en not_active Expired - Lifetime
-
1993
- 1993-05-27 US US08/067,955 patent/US5310691A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04171979A (ja) | 1992-06-19 |
| US5256898A (en) | 1993-10-26 |
| US5310691A (en) | 1994-05-10 |
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