JPH0430472A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH0430472A JPH0430472A JP2136434A JP13643490A JPH0430472A JP H0430472 A JPH0430472 A JP H0430472A JP 2136434 A JP2136434 A JP 2136434A JP 13643490 A JP13643490 A JP 13643490A JP H0430472 A JPH0430472 A JP H0430472A
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- scanning circuit
- conductivity type
- circuit
- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、固体撮像素子に用いられる走査回路に関し、
特に該走査回路に内蔵されるシフトレジスタの構造に関
する。
特に該走査回路に内蔵されるシフトレジスタの構造に関
する。
本発明は、第１導電型の半導体層上に第１導電型チャネ
ル及び第２導電型チャネルのトランジスタを多段に配し
てなるシフトレジスタを有する固体撮像素子用走査回路
において、上記第１導電型チャネルのトランジスタを上
記第２導電型チャネルのトランジスタの外側に配すると
共に、上記第２導電型チャネルのトランジスタ下に第１
導電型又は第２導電型の半導体領域を埋込んで構成する
ことにより、光電変換されたキャリアによる影響を低減
化させて、走査回路の誤動作を防止できるようにしたも
のである。
ル及び第２導電型チャネルのトランジスタを多段に配し
てなるシフトレジスタを有する固体撮像素子用走査回路
において、上記第１導電型チャネルのトランジスタを上
記第２導電型チャネルのトランジスタの外側に配すると
共に、上記第２導電型チャネルのトランジスタ下に第１
導電型又は第２導電型の半導体領域を埋込んで構成する
ことにより、光電変換されたキャリアによる影響を低減
化させて、走査回路の誤動作を防止できるようにしたも
のである。
従来の固体撮像素子用走査回路、特に該走査回路に内蔵
されるシフトレジスタとしては、消費電力の低減化から
、ブートストラップ効果を利用したシフトレジスタが用
いられている。このシフトレジスタは、走査信号の出力
を制御するＮ−ＭＯＳトランジスタのゲートにかかる電
位をブートストラップ容量で電源電圧より高く持ち上げ
ることによって、走査信号の出力を安定化させるように
している。このシフトレジスタによれば、消費電力の低
減化が図れると共に、特に垂直走査回路のシフトレジス
タとして用いた場合、光の影響を受けることなく、正常
な動作を行なわしめることができる。即ち、第１２図に
示すように、シフトレジスタを構成するＮ−ＭＯＳ）ラ
ンジスタＴｒはＮ型基板（３１）上のＰ型のウェル領域
（３２）内に形成されることから、光遮蔽層（３３）以
外の部分で光電変換された光ホールｈがＮ−ＭＯＳ）ラ
ンジスタＴｒ側に侵入したとしても、Ｐ型のウェル領域
（３２）に吸い込まれるため、Ｎ−ＭＯＳ Ｉ−ランジ
スタＴｒの光ホールｈによる影響は皆無となる。ところ
が、上記シフトレジスタの場合、１ビツトにかかるピッ
チが長くなる（約２７μｍ）ことと、インターレース回
路が別に必要であることから、小型化には限界がある。
されるシフトレジスタとしては、消費電力の低減化から
、ブートストラップ効果を利用したシフトレジスタが用
いられている。このシフトレジスタは、走査信号の出力
を制御するＮ−ＭＯＳトランジスタのゲートにかかる電
位をブートストラップ容量で電源電圧より高く持ち上げ
ることによって、走査信号の出力を安定化させるように
している。このシフトレジスタによれば、消費電力の低
減化が図れると共に、特に垂直走査回路のシフトレジス
タとして用いた場合、光の影響を受けることなく、正常
な動作を行なわしめることができる。即ち、第１２図に
示すように、シフトレジスタを構成するＮ−ＭＯＳ）ラ
ンジスタＴｒはＮ型基板（３１）上のＰ型のウェル領域
（３２）内に形成されることから、光遮蔽層（３３）以
外の部分で光電変換された光ホールｈがＮ−ＭＯＳ）ラ
ンジスタＴｒ側に侵入したとしても、Ｐ型のウェル領域
（３２）に吸い込まれるため、Ｎ−ＭＯＳ Ｉ−ランジ
スタＴｒの光ホールｈによる影響は皆無となる。ところ
が、上記シフトレジスタの場合、１ビツトにかかるピッ
チが長くなる（約２７μｍ）ことと、インターレース回
路が別に必要であることから、小型化には限界がある。
また、ゲートに電源電圧よりも高い電圧をかけることか
ら、特に微細化設計におけるゲート耐圧に信転性を欠（
という不都合がある。
ら、特に微細化設計におけるゲート耐圧に信転性を欠（
という不都合がある。
そこで、従来では、ＣＭＯＳ構成によるダイナミック・
フリップフロップ回路を使用したシフトレジスタが提案
されている。このシフトレジスタの場合、１ビツトにか
かるピッチが短かく（５μｍ）、しかもインターレース
回路が不要であることから、走査回路の小型化が実現で
きると共に、ゲート耐圧上も問題はない。
フリップフロップ回路を使用したシフトレジスタが提案
されている。このシフトレジスタの場合、１ビツトにか
かるピッチが短かく（５μｍ）、しかもインターレース
回路が不要であることから、走査回路の小型化が実現で
きると共に、ゲート耐圧上も問題はない。
しかしながら、ＣＭＯＳ構成によるシフトレジスタにお
いては、第１２図に示すように、電源電圧制御が容易な
Ｎ型基板（３１）を用いて、Ｎ−ＭＯＳトランジスタＴ
ｒｎとＰ−ＭＯＳトランジスタＴｒｐを形成するように
しているため、光遮蔽層（３３）以外の部分で光電変換
された光ホールｈが例えば２ＭＯ３）ランジスタＴｒｐ
に侵入して（一般に、強烈端光によるスミア電荷のまわ
り込みと称される）、データを破壊するという不都合が
生じる。
いては、第１２図に示すように、電源電圧制御が容易な
Ｎ型基板（３１）を用いて、Ｎ−ＭＯＳトランジスタＴ
ｒｎとＰ−ＭＯＳトランジスタＴｒｐを形成するように
しているため、光遮蔽層（３３）以外の部分で光電変換
された光ホールｈが例えば２ＭＯ３）ランジスタＴｒｐ
に侵入して（一般に、強烈端光によるスミア電荷のまわ
り込みと称される）、データを破壊するという不都合が
生じる。
尚、Ｎ−ＭＯＳ トランジスタＴｒｎは、Ｐ型のウェル
領域（３２ａ）及び（３２ｂ）内に形成される。
領域（３２ａ）及び（３２ｂ）内に形成される。
二のような不都合は、特に垂直走査回路にて生じる。即
ち、水平走査回路の場合は、２相の駆動パルスにおける
高・低レベルの切換えが非常に速いことから光ホールｈ
による影響は殆んど生じないが、垂直走査回路の場合、
データをホールドする時間が最低でも１水平走査に関す
る撮像期間分必要であることから、光ホールｈの侵入量
が多くなり、Ｐ−ＭＯ３Ｉ−ランジスタＴｒｐにホール
ドされているデータを破壊するという現象が生じ、シフ
トレジスタがアナログ動作であれば、クランプ動作ミス
を誘発し、シフトレジスタがデジタル動作であれば、ホ
ールドデータの反転を引起こすという不都合が生じる。
ち、水平走査回路の場合は、２相の駆動パルスにおける
高・低レベルの切換えが非常に速いことから光ホールｈ
による影響は殆んど生じないが、垂直走査回路の場合、
データをホールドする時間が最低でも１水平走査に関す
る撮像期間分必要であることから、光ホールｈの侵入量
が多くなり、Ｐ−ＭＯ３Ｉ−ランジスタＴｒｐにホール
ドされているデータを破壊するという現象が生じ、シフ
トレジスタがアナログ動作であれば、クランプ動作ミス
を誘発し、シフトレジスタがデジタル動作であれば、ホ
ールドデータの反転を引起こすという不都合が生じる。
本発明は、このような点に鑑み成されたもので、その目
的とするところは、光電変換されたキャリア（光ホール
）による影響が低減化でき、走査回路の誤動作を防止す
ることができる固体撮像素子用走査回路を提供すること
にある。
的とするところは、光電変換されたキャリア（光ホール
）による影響が低減化でき、走査回路の誤動作を防止す
ることができる固体撮像素子用走査回路を提供すること
にある。
本発明は、第１導電型の半導体層（１）上に第１導電型
チャネル及び第２導電型チャネルのトランジスタ（Ｔｎ
、Ｑｎ ）及び（Ｔｐ、Ｑｐ ）を多段に配してなるシ
フトレジスタ（２）を有する固体撮像素子用走査回路に
おいて、第１導電型チャネルのトランジスタ（Ｔｎ、Ｑ
ｎ ’Ｊを第２導電型チャネルのトランジスタＣＴｐ、
Ｑｐ ）の外側に配すると共に、第２導電型チャネルの
トランジスタ（Ｔｐ、Ｑｐ Ｅ下に第１導電型又は第２
導電型の半導体領域（５）又は（３）を埋込んで構成す
る。
チャネル及び第２導電型チャネルのトランジスタ（Ｔｎ
、Ｑｎ ）及び（Ｔｐ、Ｑｐ ）を多段に配してなるシ
フトレジスタ（２）を有する固体撮像素子用走査回路に
おいて、第１導電型チャネルのトランジスタ（Ｔｎ、Ｑ
ｎ ’Ｊを第２導電型チャネルのトランジスタＣＴｐ、
Ｑｐ ）の外側に配すると共に、第２導電型チャネルの
トランジスタ（Ｔｐ、Ｑｐ Ｅ下に第１導電型又は第２
導電型の半導体領域（５）又は（３）を埋込んで構成す
る。
上述の本発明の構成によれば、第１導電型チャネルのト
ランジスタ（Ｔｎ、Ｑｎ）を第２導電型チャネルのトラ
ンジスタ（Ｔｐ、Ｑｐ ）の外側に配するようにしたの
で、光電変換されたキャリア（光ホールｈ）のトランジ
スタ（Ｔｐ、Ｑｐ ）への侵入確率が減少すると共に、
トランジスタ（Ｔｐ、Ｑｐ ）下に形成した第１導電型
又は第２導電型の半導体領域（５）又は（３）よって上
記キャリアｈが遮蔽又は吸収されるため、トランジスタ
（Ｔｐ、Ｑｐ ）へのキャリアｈの侵入によるデータ破
壊は生じなくなり、走査回路の誤動作は防止される。
ランジスタ（Ｔｎ、Ｑｎ）を第２導電型チャネルのトラ
ンジスタ（Ｔｐ、Ｑｐ ）の外側に配するようにしたの
で、光電変換されたキャリア（光ホールｈ）のトランジ
スタ（Ｔｐ、Ｑｐ ）への侵入確率が減少すると共に、
トランジスタ（Ｔｐ、Ｑｐ ）下に形成した第１導電型
又は第２導電型の半導体領域（５）又は（３）よって上
記キャリアｈが遮蔽又は吸収されるため、トランジスタ
（Ｔｐ、Ｑｐ ）へのキャリアｈの侵入によるデータ破
壊は生じなくなり、走査回路の誤動作は防止される。
以下、第１図〜第１０図を参照しながら本発明の詳細な
説明する。
説明する。
第１図は、本実施例に係る固体撮像素子の垂直走査回路
に用いられるシフトレジスタ（八）の構成を示す回路図
であり、第２図は、第１図における初段及び２段目のト
ランジスタ回路の構成を示す断面図である。
に用いられるシフトレジスタ（八）の構成を示す回路図
であり、第２図は、第１図における初段及び２段目のト
ランジスタ回路の構成を示す断面図である。
このシフトレジスタ（Ａ）は、ＣＭＯＳ構成のダイナミ
ック・フリップフロップ回路を使用して成り、第１図に
示すように、インバータ回路を構成するＰ−ＭＯＳトラ
ンジスタＴｐ及びＮ−ＭＯＳトランジスタＴｎ間に、２
相の駆動パルスφ及びＴが夫々供給されるＰ−ＭＯＳ
）ランジスタＱｐ及びＮ−ＭＯ３Ｉ−ランジスタＱｎを
接続してなるトランジスタ回路Ｔｒを多段に配して構成
される。
ック・フリップフロップ回路を使用して成り、第１図に
示すように、インバータ回路を構成するＰ−ＭＯＳトラ
ンジスタＴｐ及びＮ−ＭＯＳトランジスタＴｎ間に、２
相の駆動パルスφ及びＴが夫々供給されるＰ−ＭＯＳ
）ランジスタＱｐ及びＮ−ＭＯ３Ｉ−ランジスタＱｎを
接続してなるトランジスタ回路Ｔｒを多段に配して構成
される。
尚、図示の例では、各段毎に添字１，２．３・・・・を
付記して示す。
付記して示す。
具体的には、まず初段において、同期パルスＶｉｎが第
１のノードＮ１を介して供給されるインバータ回路を有
し、このインバータ回路を構成するＰ−ＭＯＳ ）ラン
ジスタＴＰ１とＮ−ＭＯＳ）ランジスタＴｔｔ１間に、
２相の駆動パルスφ及びＴが夫々供給されるＰ’−ＭＯ
Ｓ）ランジスタＱＰＩとＮＭＯＳトランジスタＱ、、Ｉ
を接続してなるトランジスタ回路Ｔ、□を設け、次の２
段において、初段のトランジスタ回路Ｔｒｌからの出力
電圧が第２のノードＮ２を介して供給されるインバータ
回路を有し、このインバータ回路を構成するトランジス
タＴ、ｚと１９２間に、２相の駆動パルスＴ及びφが夫
々供給されるトランジスタＱｐｚとＱｎ２を接続してな
るトランジスタ回路Ｔｒ２を設け、以下同様に、３段、
４段、・・・・において、上記と同様の構成を有するト
ランジスタ回路Ｔ ｒ ３ ＋ Ｔ ｒ ４ ＋
・・・・を夫々接続してなる。上記２相の駆動パルスφ
及びＴのうち、φは、初段においてはトランジスタＱＰ
＋に、２段においてはトランジスタＱ、ｌｚに、３段に
おいてはトランジスタＱｐ３にというように各段毎に、
交互に供給され、１は、初段においてはトランジスタＱ
、、Ｉに、２段においてはトランジスタＱ ｐ ｚに、
３段においてはトランジスタＱｐ３にというように各段
毎に交互に供給される。尚、各インバータ回路のＰ−Ｍ
ＯＳ）ランジスタＴｐ、、 Ｔ、ｚ・・・・の各ドレ
インには電源電圧Ｖａａが印加され、Ｎ−ＭＯＳトラン
ジスタ’ｒａｔ、 Ｔｎｇ・・・・の各ソースには接
地電位ＶＳＳが印加される。そして、２つのトランジス
タ回路（Ｔ、、、 ’ｒｒｚ） 、 （Ｔ、３．
’ｒ、、） 、 ・・・・を１組（１ビツト）とし
、各組からの出力電圧Ｖ、、Ｖ、、・・・・が垂直走査
信号として取出される。
１のノードＮ１を介して供給されるインバータ回路を有
し、このインバータ回路を構成するＰ−ＭＯＳ ）ラン
ジスタＴＰ１とＮ−ＭＯＳ）ランジスタＴｔｔ１間に、
２相の駆動パルスφ及びＴが夫々供給されるＰ’−ＭＯ
Ｓ）ランジスタＱＰＩとＮＭＯＳトランジスタＱ、、Ｉ
を接続してなるトランジスタ回路Ｔ、□を設け、次の２
段において、初段のトランジスタ回路Ｔｒｌからの出力
電圧が第２のノードＮ２を介して供給されるインバータ
回路を有し、このインバータ回路を構成するトランジス
タＴ、ｚと１９２間に、２相の駆動パルスＴ及びφが夫
々供給されるトランジスタＱｐｚとＱｎ２を接続してな
るトランジスタ回路Ｔｒ２を設け、以下同様に、３段、
４段、・・・・において、上記と同様の構成を有するト
ランジスタ回路Ｔ ｒ ３ ＋ Ｔ ｒ ４ ＋
・・・・を夫々接続してなる。上記２相の駆動パルスφ
及びＴのうち、φは、初段においてはトランジスタＱＰ
＋に、２段においてはトランジスタＱ、ｌｚに、３段に
おいてはトランジスタＱｐ３にというように各段毎に、
交互に供給され、１は、初段においてはトランジスタＱ
、、Ｉに、２段においてはトランジスタＱ ｐ ｚに、
３段においてはトランジスタＱｐ３にというように各段
毎に交互に供給される。尚、各インバータ回路のＰ−Ｍ
ＯＳ）ランジスタＴｐ、、 Ｔ、ｚ・・・・の各ドレ
インには電源電圧Ｖａａが印加され、Ｎ−ＭＯＳトラン
ジスタ’ｒａｔ、 Ｔｎｇ・・・・の各ソースには接
地電位ＶＳＳが印加される。そして、２つのトランジス
タ回路（Ｔ、、、 ’ｒｒｚ） 、 （Ｔ、３．
’ｒ、、） 、 ・・・・を１組（１ビツト）とし
、各組からの出力電圧Ｖ、、Ｖ、、・・・・が垂直走査
信号として取出される。
上記構成を第２図の断面図についてみると、例えばＮ型
のシリコン基板（１）上にＰ型のウェル領域（２ａ）及
び（２ｂ）を形成し、該Ｐ型のウェル領域（２ａ）及び
（２ｂ）内に、Ｎ−ＭＯＳ ）ランジスタ（Ｔｎ。
のシリコン基板（１）上にＰ型のウェル領域（２ａ）及
び（２ｂ）を形成し、該Ｐ型のウェル領域（２ａ）及び
（２ｂ）内に、Ｎ−ＭＯＳ ）ランジスタ（Ｔｎ。
Ｑｎ、 ）及び（’ｒｎｚ、 ＱｎＪを形成し、Ｐ型
のウェル領域（２ａ）及び（２ｂ）以外のシリコン基板
（１）上に２ＭＯ３）ランジスタ（’ｒｐ、、 Ｑｐ
り及び（Ｔｐ□。
のウェル領域（２ａ）及び（２ｂ）以外のシリコン基板
（１）上に２ＭＯ３）ランジスタ（’ｒｐ、、 Ｑｐ
り及び（Ｔｐ□。
Ｑ、〕を形成する。特に本例においては、Ｐ−ＭＯＳ）
ランジスタ〔Ｔ□、Ｑ、、）及び（’ｒ ｐｔ＋Ｑ、、
）の外側にＰ型のウェル領域（２ａ）及び（２ｂ）を形
成し、該Ｐ型のウェル領域（２ａ）及び（２ｂ）内にＮ
ＭＯＳトランジスタ（Ｔｎ、 Ｑｎ、〕及び〔Ｔ、、
２Ｑ、２〕を形成する。そして更に、Ｐ型のウェル領域
（２ａ） 、 （２ｂ）及びＰ−ＭＯＳトランジスタ（
Ｔｐ、。
ランジスタ〔Ｔ□、Ｑ、、）及び（’ｒ ｐｔ＋Ｑ、、
）の外側にＰ型のウェル領域（２ａ）及び（２ｂ）を形
成し、該Ｐ型のウェル領域（２ａ）及び（２ｂ）内にＮ
ＭＯＳトランジスタ（Ｔｎ、 Ｑｎ、〕及び〔Ｔ、、
２Ｑ、２〕を形成する。そして更に、Ｐ型のウェル領域
（２ａ） 、 （２ｂ）及びＰ−ＭＯＳトランジスタ（
Ｔｐ、。
Ｑ、、）、（Ｔ、□、Ｑｐ□〕を囲むようにＰ型埋込み
層（３）をほぼ皿状に形成して、一種のバリア層となす
。このＰ型の埋込み層（３）は、その端部においてウェ
ル領域（２ａ）及び（２ｂ）と接続される。また、この
埋込み層（３）は、Ｐ型の不純物、例えばボロンをイオ
ン注入（注入量〜１０１１０１ｚ”、打込みエネルギー
３ＭｅＶ）して形成される。このイオン注入は、各種ト
ランジスタの形成前に行なうことが好ましい。また、Ｐ
型の埋込み層（３）におけるポテンシャルは、第３図に
示すように、シリコン基板（１）のポテンシャル、例え
ば３．３■に対しそのピーク値φｐとの差Δφｐが１■
以上あれば良い。
層（３）をほぼ皿状に形成して、一種のバリア層となす
。このＰ型の埋込み層（３）は、その端部においてウェ
ル領域（２ａ）及び（２ｂ）と接続される。また、この
埋込み層（３）は、Ｐ型の不純物、例えばボロンをイオ
ン注入（注入量〜１０１１０１ｚ”、打込みエネルギー
３ＭｅＶ）して形成される。このイオン注入は、各種ト
ランジスタの形成前に行なうことが好ましい。また、Ｐ
型の埋込み層（３）におけるポテンシャルは、第３図に
示すように、シリコン基板（１）のポテンシャル、例え
ば３．３■に対しそのピーク値φｐとの差Δφｐが１■
以上あれば良い。
上述の如く、本実施例によれば、Ｎ−ＭＯＳ）ランジス
タＴｎ及びＱｎが形成されるＰ型のウェル領域（２）を
Ｐ−ＭＯ３）ランジスタ’ｒｐ及びＱ。
タＴｎ及びＱｎが形成されるＰ型のウェル領域（２）を
Ｐ−ＭＯ３）ランジスタ’ｒｐ及びＱ。
の外側に配するようにしたので、光遮蔽層（４）以外の
部分で光電変換された光ホールｈのＰ−ＭＯＳトランジ
スタＴρ及びＱｐへの侵入確率が減少すると共に、Ｐ型
のウェル領域（２）の周辺からＰ−ＭＯＳトランジスタ
Ｔｐ及びＱｐ下にかけて形成したＰ型の埋込み層（３）
によって、上記光ホールｈが吸収されるため、Ｐ−ＭＯ
ＳトランジスタＴｐ及びＱｐへの光ホールｈの侵入に起
因するデータ破壊は生じなくなり、垂直走査回路におけ
る誤動作を事前に防止することができる。
部分で光電変換された光ホールｈのＰ−ＭＯＳトランジ
スタＴρ及びＱｐへの侵入確率が減少すると共に、Ｐ型
のウェル領域（２）の周辺からＰ−ＭＯＳトランジスタ
Ｔｐ及びＱｐ下にかけて形成したＰ型の埋込み層（３）
によって、上記光ホールｈが吸収されるため、Ｐ−ＭＯ
ＳトランジスタＴｐ及びＱｐへの光ホールｈの侵入に起
因するデータ破壊は生じなくなり、垂直走査回路におけ
る誤動作を事前に防止することができる。
次に、上記実施例の他の例について第４図を参照しなが
ら説明する。尚、第２図と対応するものについては、同
符号を記す。
ら説明する。尚、第２図と対応するものについては、同
符号を記す。
このシフトレジスタは、上記実施例に係るシフトレジス
タ（＾）と構成はほぼ同じであるが、図示するように、
埋込み層（５）として基板（１）よりも高濃度のＮ型の
拡散領域を用いることで異なる。この埋込み層（５）は
、Ｎ型の不純物、例えば砒素をイオン注入（注入量〜１
０１ｆｆＣ１ｌ−”、打込みエネルギー３Ｍ ｅ Ｖ
）することによって、Ｐ−ＭＯ３）ランジスタＴｐ及び
Ｑｐ下に形成される。このＮ型の埋込み層（５）の場合
は、上記実施例のように、Ｐ型のウェル領域（２）を囲
むように形成する必要はない。
タ（＾）と構成はほぼ同じであるが、図示するように、
埋込み層（５）として基板（１）よりも高濃度のＮ型の
拡散領域を用いることで異なる。この埋込み層（５）は
、Ｎ型の不純物、例えば砒素をイオン注入（注入量〜１
０１ｆｆＣ１ｌ−”、打込みエネルギー３Ｍ ｅ Ｖ
）することによって、Ｐ−ＭＯ３）ランジスタＴｐ及び
Ｑｐ下に形成される。このＮ型の埋込み層（５）の場合
は、上記実施例のように、Ｐ型のウェル領域（２）を囲
むように形成する必要はない。
ここで、埋込み層（５）とシリコン基板（１）のポテン
シャル差Δφ（第５図参照）は次式で表わされる。
シャル差Δφ（第５図参照）は次式で表わされる。
尚、ｋ、ＴはｅＶ単位であり、ｋＴ／ｑは熱に起因する
電圧を示す。また、Ｎｂ及びＮ５ｕｂは、夫々埋込み層
（５）及びシリコン基板（１）におけるＮ型のイオン濃
度を示す。
電圧を示す。また、Ｎｂ及びＮ５ｕｂは、夫々埋込み層
（５）及びシリコン基板（１）におけるＮ型のイオン濃
度を示す。
従って、光遮蔽層（４）以外の部分で光電変換された光
ホールｈにおいて、埋込み層（５）の外側に存する光ホ
ール（ｐｉｔ）のうち、埋込み層（５）を越えてＰ−Ｍ
Ｏ３）ランジスタＴｐ及びＱｐ側に侵入してくる光ホー
ル（Ｐ、）の割合は、次式 によって定まり、Ｎｂ ／Ｎ５ｕｂ ＞１０とすれば、
光ホールｈの侵入量は数値的にみて桁落ちするほど低減
化する。
ホールｈにおいて、埋込み層（５）の外側に存する光ホ
ール（ｐｉｔ）のうち、埋込み層（５）を越えてＰ−Ｍ
Ｏ３）ランジスタＴｐ及びＱｐ側に侵入してくる光ホー
ル（Ｐ、）の割合は、次式 によって定まり、Ｎｂ ／Ｎ５ｕｂ ＞１０とすれば、
光ホールｈの侵入量は数値的にみて桁落ちするほど低減
化する。
上記第４図に係る実施例によれば、上記第２図に係る実
施例と同様に、光ホールｈのＰ−ＭＯＳトランジスタＴ
ｐ及びＱｐへの侵入が低減化されるため、光ホールｈの
侵入によるシフトレジスタの誤動作延いては垂直走査回
路の誤動作を防止することができる。
施例と同様に、光ホールｈのＰ−ＭＯＳトランジスタＴ
ｐ及びＱｐへの侵入が低減化されるため、光ホールｈの
侵入によるシフトレジスタの誤動作延いては垂直走査回
路の誤動作を防止することができる。
上記実施例は、Ｐ−ＭＯ３Ｉ−ランジスタＴｐ及びＱｐ
下にＰ型又はＮ型の埋込み層（３）又は（５）を形成す
ることによって、光ホールｈの侵入を低減化させるよう
にしたが、その他、図示しないが、シリコン基板（１）
上に基板（１）よりも低濃度のＮ型のエピタキシャル層
を形成し、このエピタキシャル層上にＰ型のウェル領域
（２）並びにＰ−ＭＯ３）ランジスタＴｐ、Ｑｐ及びＮ
−ＭＯ３）ランジスタＴｎ。
下にＰ型又はＮ型の埋込み層（３）又は（５）を形成す
ることによって、光ホールｈの侵入を低減化させるよう
にしたが、その他、図示しないが、シリコン基板（１）
上に基板（１）よりも低濃度のＮ型のエピタキシャル層
を形成し、このエピタキシャル層上にＰ型のウェル領域
（２）並びにＰ−ＭＯ３）ランジスタＴｐ、Ｑｐ及びＮ
−ＭＯ３）ランジスタＴｎ。
Ｑｎを形成すれば、シリコン基板（１）中の光ホールｈ
のライフタイムが短くなり、光ホールｈの２ＭＯ５）ラ
ンジスタＴｐ及びＱｐへの侵入が低減化される。もちろ
ん、エピタキシャル層の形成と上記実施例の構成を組合
せて形成するようにしてもよい。
のライフタイムが短くなり、光ホールｈの２ＭＯ５）ラ
ンジスタＴｐ及びＱｐへの侵入が低減化される。もちろ
ん、エピタキシャル層の形成と上記実施例の構成を組合
せて形成するようにしてもよい。
ところで、上記実施例は、垂直走査回路について述べた
が、第６図の水平走査回路（１１）については、２相の
駆動パルスφ及びＴにおける高・低レベルの切換えが高
速に行なわれることから、光ホールｈの影響は殆んど無
視できる。しかし、第７図に示すように、１画素が選択
されている期間を中においても２相の駆動パルスφ及び
Ｔは動いており、このφ及びＴの動作によって、通常は
電源とＧＮＤに電流が流れ、これがノイズとなって画像
に出るという不都合が生じる。そこで本例では、水平走
査回路（１１）の電源電圧Ｖ、ｄ、と接地電位■８８．
の配線を、論理ゲート回路（１２）の電源電圧■ｄｄ！
及び接地電位■８，２並びにドライバ回路（１３）の電
源電圧ｖａｄ３及び接地電位Ｖ ｓｓＪとは別記線にす
る。このように構成すれば、２相の駆動パルスφ及びＴ
の動作により電源とＧＮＤに流れる電流は、論理ゲート
回路（１２）やドライバ回路（１３）には波及しないた
め、ノイズの発生は低減化される。尚、第６図において
、論理ゲート回路（１２）は必ずしも設置する必要はな
い。また、水平走査回路（１１）に延びる電源電圧■４
４．及び接地電位■□１にかかる配線が上述の如く他の
回路と別配線であれば、電源電圧が供給されるパッド並
びに接地電位が供給されるパッドは夫々同じでもよい。
が、第６図の水平走査回路（１１）については、２相の
駆動パルスφ及びＴにおける高・低レベルの切換えが高
速に行なわれることから、光ホールｈの影響は殆んど無
視できる。しかし、第７図に示すように、１画素が選択
されている期間を中においても２相の駆動パルスφ及び
Ｔは動いており、このφ及びＴの動作によって、通常は
電源とＧＮＤに電流が流れ、これがノイズとなって画像
に出るという不都合が生じる。そこで本例では、水平走
査回路（１１）の電源電圧Ｖ、ｄ、と接地電位■８８．
の配線を、論理ゲート回路（１２）の電源電圧■ｄｄ！
及び接地電位■８，２並びにドライバ回路（１３）の電
源電圧ｖａｄ３及び接地電位Ｖ ｓｓＪとは別記線にす
る。このように構成すれば、２相の駆動パルスφ及びＴ
の動作により電源とＧＮＤに流れる電流は、論理ゲート
回路（１２）やドライバ回路（１３）には波及しないた
め、ノイズの発生は低減化される。尚、第６図において
、論理ゲート回路（１２）は必ずしも設置する必要はな
い。また、水平走査回路（１１）に延びる電源電圧■４
４．及び接地電位■□１にかかる配線が上述の如く他の
回路と別配線であれば、電源電圧が供給されるパッド並
びに接地電位が供給されるパッドは夫々同じでもよい。
一方、固体撮像素子においては、微細化設計が進行して
おり、微細化によるＭＯＳプロセスでは、通常、配線と
して用いられていた多結晶シリコン層がポリサイド構成
の配線となり、シート抵抗の低減化が図れるようになっ
た。その反面、線巾が０．５μｍと細くなり、また選択
酸化法等によるフィールド絶縁層も約２０００人と薄く
なり、第８図に示すように、配線容量ＣＬ Ｉ ＋
ＣＬ ２・・・・ＣＬｒ＋と配線抵抗ＲＬＩ＋ ＲＬ
２・・・・Ｒいによる時定数が問題となってきている。
おり、微細化によるＭＯＳプロセスでは、通常、配線と
して用いられていた多結晶シリコン層がポリサイド構成
の配線となり、シート抵抗の低減化が図れるようになっ
た。その反面、線巾が０．５μｍと細くなり、また選択
酸化法等によるフィールド絶縁層も約２０００人と薄く
なり、第８図に示すように、配線容量ＣＬ Ｉ ＋
ＣＬ ２・・・・ＣＬｒ＋と配線抵抗ＲＬＩ＋ ＲＬ
２・・・・Ｒいによる時定数が問題となってきている。
特に、ＨＤ、ＴＶ（ハイビジョンテレビ）方式では、水
平ブランキング期間が短かく、垂直走査回路からの出力
がゲート線（選択線）の端まで届かないうちに水平走査
を開始して信号の読出しを行なわなければならない。こ
こで、第９図に、垂直走査回路より出力信号が出力され
てからｔｌ、ｔｌ、ｔ３．ｔ４と時間が経過したときに
おける電位（出力信号）の伝帳の様子を示す。
平ブランキング期間が短かく、垂直走査回路からの出力
がゲート線（選択線）の端まで届かないうちに水平走査
を開始して信号の読出しを行なわなければならない。こ
こで、第９図に、垂直走査回路より出力信号が出力され
てからｔｌ、ｔｌ、ｔ３．ｔ４と時間が経過したときに
おける電位（出力信号）の伝帳の様子を示す。
今、第１０図に示すように、フォトダイオードＤ、増幅
用トランジスタＴＡ、垂直スイッチングトランジスタＴ
ｙ及びリセット用トランジスタＴ＋ｔを有する画素（２
１）が多数マトリクス状に配されてなるイメージ部（２
２）の周辺に、行選択走査を行なう第１の垂直走査回路
（２３）と、リセット走査を行なう第２の垂直走査回路
（２４）と、信号の読出し走査を行なう水平走査回路（
２５）を配してなる固体撮像素子（２６）があった場合
、本例では、第１及び第２の垂直走査回路（２３）及び
（２４）から夫々行単位に延びる配線のうち、第１の垂
直走査回路（２３）から延びる配線（行選択線）ｆｙを
例えばタングステン四）シリサイド層で形成し、第２の
垂直走査回路（２４）から延びる配線（リセット線）２
．を例えば４２層で形成する。タングステン（−）シリ
サイド層は、Ａ１層と比較して形成が容易ではあるが、
シート抵抗が高いという特性を有する。そして、このシ
ート抵抗の高いタングステン（賀）シリサイド層による
配線ｐｙが形成される第１の垂直走査回路（２３）を水
平走査が開始される側に配置する。
用トランジスタＴＡ、垂直スイッチングトランジスタＴ
ｙ及びリセット用トランジスタＴ＋ｔを有する画素（２
１）が多数マトリクス状に配されてなるイメージ部（２
２）の周辺に、行選択走査を行なう第１の垂直走査回路
（２３）と、リセット走査を行なう第２の垂直走査回路
（２４）と、信号の読出し走査を行なう水平走査回路（
２５）を配してなる固体撮像素子（２６）があった場合
、本例では、第１及び第２の垂直走査回路（２３）及び
（２４）から夫々行単位に延びる配線のうち、第１の垂
直走査回路（２３）から延びる配線（行選択線）ｆｙを
例えばタングステン四）シリサイド層で形成し、第２の
垂直走査回路（２４）から延びる配線（リセット線）２
．を例えば４２層で形成する。タングステン（−）シリ
サイド層は、Ａ１層と比較して形成が容易ではあるが、
シート抵抗が高いという特性を有する。そして、このシ
ート抵抗の高いタングステン（賀）シリサイド層による
配線ｐｙが形成される第１の垂直走査回路（２３）を水
平走査が開始される側に配置する。
図中、→は水平走査の方向を示す。
このように構成すれば、最初の水平走査が開始された後
、第９図におけるｔ２〜ｔ、のあたりから次の水平走査
を開始させることができ、配線の時定数に比較的余裕を
もたせることができる。従って、垂直走査回路から延び
る配線として少し高めのシート抵抗を有する材料を使用
することができる。一般にシート抵抗の高い材料は、そ
の形成が容易であることから、本例において、製造工程
の簡略化、コストの低廉化を図ることが可能となる。ま
た、最初の水平走査が開始された後、ｔ２〜ｔ３という
比較的短い期間の経過後に次の水平走査を開始できるた
め、水平ブランキング期間が短かいＨＤＴＶや高速度カ
メラ等に用いて有効となる。
、第９図におけるｔ２〜ｔ、のあたりから次の水平走査
を開始させることができ、配線の時定数に比較的余裕を
もたせることができる。従って、垂直走査回路から延び
る配線として少し高めのシート抵抗を有する材料を使用
することができる。一般にシート抵抗の高い材料は、そ
の形成が容易であることから、本例において、製造工程
の簡略化、コストの低廉化を図ることが可能となる。ま
た、最初の水平走査が開始された後、ｔ２〜ｔ３という
比較的短い期間の経過後に次の水平走査を開始できるた
め、水平ブランキング期間が短かいＨＤＴＶや高速度カ
メラ等に用いて有効となる。
本発明にかかる固体撮像素子用走査回路によれば、光電
交換されたキャリアによる影響を低減化させることがで
き、上記キャリアに起因する誤動作を防止することがで
きる。
交換されたキャリアによる影響を低減化させることがで
き、上記キャリアに起因する誤動作を防止することがで
きる。
第１図は本実施例に係る固体撮像素子用走査回路に内蔵
されるシフトレジスタの構成を示す回路図、第２図はそ
の断面図、第３図は第２図のＡ−Ａ線上におけるポテン
シャルを示す特性図、第４図は本実施例の他の例を示す
断面図、第５図は第４図のＢ−Ｂ線上におけるポテンシ
ャルを示す特性図、第６図は水平走査回路を示すブロッ
ク線図、第７図はその動作を示す波形図、第８図はゲー
ト線（行選択線）の−本分を示す等価回路図、第９図は
出力信号の伝播状態を示す特性図、第１０図は本例に係
る固体撮像素子を示す回路図、第１１図は従来例を示す
断面図、第１２図は他の従来例を示す断面図である。 （Ａ）はシフトレジスタ、ＴＰＩ〜Ｔｒａ及びＱＦｌ〜
ＱＰａはＰ−ＭＯＳ）ランジスタ、Ｔ ＩＩ Ｉ〜Ｔ
１％ ４及びＱｙｌ ＋ ”” Ｑ ｎ ４はＮ−ＭＯ
Ｓ トランジスタ、Ｔｒ１〜Ｔ、、４はトランジスタ回
路、（１）はシリコン基板、（２ａ）及び（２ｂ）はＰ
型のウェル領域、（３）及び（５）は埋込み層、（４）
は光遮蔽層である。 代 理 人 松 隈 秀 盛 Ａ シフトレジスタ 第 図 第１０図
されるシフトレジスタの構成を示す回路図、第２図はそ
の断面図、第３図は第２図のＡ−Ａ線上におけるポテン
シャルを示す特性図、第４図は本実施例の他の例を示す
断面図、第５図は第４図のＢ−Ｂ線上におけるポテンシ
ャルを示す特性図、第６図は水平走査回路を示すブロッ
ク線図、第７図はその動作を示す波形図、第８図はゲー
ト線（行選択線）の−本分を示す等価回路図、第９図は
出力信号の伝播状態を示す特性図、第１０図は本例に係
る固体撮像素子を示す回路図、第１１図は従来例を示す
断面図、第１２図は他の従来例を示す断面図である。 （Ａ）はシフトレジスタ、ＴＰＩ〜Ｔｒａ及びＱＦｌ〜
ＱＰａはＰ−ＭＯＳ）ランジスタ、Ｔ ＩＩ Ｉ〜Ｔ
１％ ４及びＱｙｌ ＋ ”” Ｑ ｎ ４はＮ−ＭＯ
Ｓ トランジスタ、Ｔｒ１〜Ｔ、、４はトランジスタ回
路、（１）はシリコン基板、（２ａ）及び（２ｂ）はＰ
型のウェル領域、（３）及び（５）は埋込み層、（４）
は光遮蔽層である。 代 理 人 松 隈 秀 盛 Ａ シフトレジスタ 第 図 第１０図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体層上に第１導電型チャネル及び第
２導電型チャネルのトランジスタを多段に配してなるシ
フトレジスタを有する固体撮像素子用走査回路において
、 上記第１導電型チャネルのトランジスタを上記第２導電
型チャネルのトランジスタの外側に配すると共に、上記
第２導電型チャネルのトランジスタ下に第１導電型又は
第２導電型の半導体領域を埋込んでなる固体撮像素子用
走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02136434A JP3114186B2 (ja) | 1990-05-25 | 1990-05-25 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02136434A JP3114186B2 (ja) | 1990-05-25 | 1990-05-25 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430472A true JPH0430472A (ja) | 1992-02-03 |
| JP3114186B2 JP3114186B2 (ja) | 2000-12-04 |
Family
ID=15175047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02136434A Expired - Lifetime JP3114186B2 (ja) | 1990-05-25 | 1990-05-25 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114186B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403998B1 (en) | 1998-11-09 | 2002-06-11 | Kabushiki Kaisha Toshiba | Solid-state image sensor of a MOS structure |
| JP2010011246A (ja) * | 2008-06-28 | 2010-01-14 | Nikon Corp | 固体撮像素子 |
-
1990
- 1990-05-25 JP JP02136434A patent/JP3114186B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403998B1 (en) | 1998-11-09 | 2002-06-11 | Kabushiki Kaisha Toshiba | Solid-state image sensor of a MOS structure |
| US6649948B2 (en) | 1998-11-09 | 2003-11-18 | Kabushiki Kaisha Toshiba | Solid-state image sensor of a MOS structure |
| JP2010011246A (ja) * | 2008-06-28 | 2010-01-14 | Nikon Corp | 固体撮像素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3114186B2 (ja) | 2000-12-04 |
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