JPH0430516A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0430516A JPH0430516A JP2135422A JP13542290A JPH0430516A JP H0430516 A JPH0430516 A JP H0430516A JP 2135422 A JP2135422 A JP 2135422A JP 13542290 A JP13542290 A JP 13542290A JP H0430516 A JPH0430516 A JP H0430516A
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- wiring layer
- layer
- semiconductor device
- emitter
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/418—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、エミッタ電極引き出し開孔部を用いて、自己
整合によりエミッタ領域を形成する半導体装置及びその
製造方法に関し、特にセルファラインエミッタにより製
造されるバイポーラトランジスタ（ＢＰＴ）及びその製
造方法に関する。
整合によりエミッタ領域を形成する半導体装置及びその
製造方法に関し、特にセルファラインエミッタにより製
造されるバイポーラトランジスタ（ＢＰＴ）及びその製
造方法に関する。
［従来の技術］
半導体装置の高集積化が進むにつれ、それを構成する各
素子の微細化が進んでいる。バイポーラトランジスタ（
ＢＰＴ）もその例外ではない。ＢＰＴの微細化の一手段
として、セルファラインエミッ夕が考えられている。
素子の微細化が進んでいる。バイポーラトランジスタ（
ＢＰＴ）もその例外ではない。ＢＰＴの微細化の一手段
として、セルファラインエミッ夕が考えられている。
セルファラインエミッタは、通常第３図に示すように、
まずベース領域２の形成後、層間絶縁膜４を形成し、各
素子のコンタクト１ ｃ 、２ ｃ ＋３０を形成する
と同時にエミッタ部３ｃを開孔する（第３図（ａ））。
まずベース領域２の形成後、層間絶縁膜４を形成し、各
素子のコンタクト１ ｃ 、２ ｃ ＋３０を形成する
と同時にエミッタ部３ｃを開孔する（第３図（ａ））。
その後レジストパターニングにより、エミッタ開口部３
Ｃ及びコレクタ高濃度形成領域１ａに各コンタクトｌｃ
、３ｃの面積より大きな面積でレジスト７を開孔し、イ
オン注入（Ｉ／Ｉ）により、エミッタ形成部分３及びコ
レクタ高濃度形成領域１ａに不純物を導入する（第３図
（ｂ））。
Ｃ及びコレクタ高濃度形成領域１ａに各コンタクトｌｃ
、３ｃの面積より大きな面積でレジスト７を開孔し、イ
オン注入（Ｉ／Ｉ）により、エミッタ形成部分３及びコ
レクタ高濃度形成領域１ａに不純物を導入する（第３図
（ｂ））。
そしてレジスト７除去後、熱処理をして、イオン注入に
より導入された不純物を活性化する。
より導入された不純物を活性化する。
その後、配線材料６をデポジションし、パターニングす
ることにより半導体装置の配線を形成する（第３図（Ｃ
））。
ることにより半導体装置の配線を形成する（第３図（Ｃ
））。
この手段において、エミッタ形成とコンタクトとを同時
に形成することにより、アライメントマージンを設ける
必要がなくなり、ＢＰＴの微細化が可能となる。
に形成することにより、アライメントマージンを設ける
必要がなくなり、ＢＰＴの微細化が可能となる。
［発明が解決しようとする課題］
しかしながら上記従来例では、イオン注入した不純物の
活性化のための熱処理時、コンタクト部より、その下の
各拡散層の不純物が気相拡散（アウトディフージョン）
し、コンタクト直下の拡散層不純物濃度が下がり、その
結果コンタクト抵抗が上昇するという現象が生じる欠点
がある。
活性化のための熱処理時、コンタクト部より、その下の
各拡散層の不純物が気相拡散（アウトディフージョン）
し、コンタクト直下の拡散層不純物濃度が下がり、その
結果コンタクト抵抗が上昇するという現象が生じる欠点
がある。
上記の現象を避ける為、コンタクト形成後、コンタクト
上に酸化膜を設けることにより、アウトディフージョン
を防止するという手段がある。
上に酸化膜を設けることにより、アウトディフージョン
を防止するという手段がある。
しかしこの場合、その後配線材料をデポジションする前
に、オーミックコンタクトをとる為に、上記コンタクト
上の酸化膜を除去しなくてはならない。この酸化膜除去
をドライ・エツチングで行なった場合、基板表面に、イ
オン衝撃によりダメージを受け、リーク電流が上昇する
という問題が生じる。
に、オーミックコンタクトをとる為に、上記コンタクト
上の酸化膜を除去しなくてはならない。この酸化膜除去
をドライ・エツチングで行なった場合、基板表面に、イ
オン衝撃によりダメージを受け、リーク電流が上昇する
という問題が生じる。
一方、ウェット・エツチングで行なった場合には、基板
へのダメージは受けないが、等方性エツチングである為
、コンタクト上の酸化膜が厚いと、エミッタ開口径が、
エミッタ不純物面積より大きくなり、エミッターベース
間ショートが生じる。そのため、アウトディフージョン
を防止できる酸化膜厚まで膜厚を厚くできないという問
題がある。また更に、ウェット・エツチングの場合、酸
化膜除去のエンドポイントの制御が困難である為、ウェ
ハー間のバラツキが大きくなるという問題点があった。
へのダメージは受けないが、等方性エツチングである為
、コンタクト上の酸化膜が厚いと、エミッタ開口径が、
エミッタ不純物面積より大きくなり、エミッターベース
間ショートが生じる。そのため、アウトディフージョン
を防止できる酸化膜厚まで膜厚を厚くできないという問
題がある。また更に、ウェット・エツチングの場合、酸
化膜除去のエンドポイントの制御が困難である為、ウェ
ハー間のバラツキが大きくなるという問題点があった。
［課題を解決するための手段及び作用］本発明は、上述
した課題を解決するための手段として、 エミッタ電極引き出し開孔部を用い、自己整合によりエ
ミッタ領域を形成する半導体装置において、電極引き８
し用配線層を少なくとも２層有し、該配線層の下層が、
注入した不純物のアウトディフージョン防止膜を兼ねて
構成されることを特徴とした半導体装置を提供するもの
である。
した課題を解決するための手段として、 エミッタ電極引き出し開孔部を用い、自己整合によりエ
ミッタ領域を形成する半導体装置において、電極引き８
し用配線層を少なくとも２層有し、該配線層の下層が、
注入した不純物のアウトディフージョン防止膜を兼ねて
構成されることを特徴とした半導体装置を提供するもの
である。
またエミッタ電極引き出し開孔部を用い、自己整合によ
りエミッタ領域を形成する半導体装置の製造方法におい
て、 半導体層への不純物注入後、前記半導体１表面に、導電
性の前言己不純物のアウトディフージョン防止膜を形成
し、熱処理後、前記防止膜を配線層の下層とし、該防止
膜上に主配線層を形成することを特徴とする半導体装置
の製造方法により、前記課題を解決しようとするもので
ある。
りエミッタ領域を形成する半導体装置の製造方法におい
て、 半導体層への不純物注入後、前記半導体１表面に、導電
性の前言己不純物のアウトディフージョン防止膜を形成
し、熱処理後、前記防止膜を配線層の下層とし、該防止
膜上に主配線層を形成することを特徴とする半導体装置
の製造方法により、前記課題を解決しようとするもので
ある。
本発明によれば、不純物活性化の熱処理を行なう前に、
高融点でかつ導電性を有するアウトディフージョン防止
膜を設けることにより、熱処理時のコンタクト部のアウ
トディフージョンを防ぎ、かつ、熱処理後にはアウトデ
ィフージョン防止膜を配線層として用いることによって
、従来の酸化膜によるアウトディフージョン防止膜のよ
うにエツチング等による除去処理が不要となる。
高融点でかつ導電性を有するアウトディフージョン防止
膜を設けることにより、熱処理時のコンタクト部のアウ
トディフージョンを防ぎ、かつ、熱処理後にはアウトデ
ィフージョン防止膜を配線層として用いることによって
、従来の酸化膜によるアウトディフージョン防止膜のよ
うにエツチング等による除去処理が不要となる。
この様な導電性を有するアウトディフージョン防止膜の
材質としては、ＴｉＮ、ＴｉＷ、Ｗなどのバリアメタル
や、Ｔ ｉ Ｓ ｉ ｚ 、 Ｗ Ｓ ｉ ２ 。
材質としては、ＴｉＮ、ＴｉＷ、Ｗなどのバリアメタル
や、Ｔ ｉ Ｓ ｉ ｚ 、 Ｗ Ｓ ｉ ２ 。
Ｍ ＯＳ ｉ ｚなどのシリサイド膜や、バリアメタル
とシリサイド膜の二層構造のＴｉＮ／ＴｉＳｉ２、 Ｗ
／ Ｗ Ｓ ｉ ｘ等を用いることができる。
とシリサイド膜の二層構造のＴｉＮ／ＴｉＳｉ２、 Ｗ
／ Ｗ Ｓ ｉ ｘ等を用いることができる。
またアウトディフージョン防止膜にバリアメタルを用い
ることにより、上層配線にＡ１を主成分とした配線を用
いても、コンタクト部のＡ１と下地のＳｔとの反応を抑
えることができ、これにより、コンタクト部のＡｌスパ
イク、Ｓｉ析出が防止でき、コンタクトの微細化も可能
となる。
ることにより、上層配線にＡ１を主成分とした配線を用
いても、コンタクト部のＡ１と下地のＳｔとの反応を抑
えることができ、これにより、コンタクト部のＡｌスパ
イク、Ｓｉ析出が防止でき、コンタクトの微細化も可能
となる。
この様に、本発明の手段によれば、除去処理に伴つニミ
ツターベース間ショートを防ぎ、半導体装置の微細化が
可能になる。
ツターベース間ショートを防ぎ、半導体装置の微細化が
可能になる。
［実施例］
以下に本発明の一実施例について説明する。第１図は、
本発明の半導体装置としてのバイポーラトランジスタ（
ＢＰＴ）の概略的断面図である。
本発明の半導体装置としてのバイポーラトランジスタ（
ＢＰＴ）の概略的断面図である。
同図において、１はコレクタ領域、１ａはコレクタ高濃
度形成領域、２はベース領域、３はセルファラインによ
り形成されたエミッタ領域、ｌｃ、２ｃ、３ｃは各領域
のコンタクト孔、４は眉間絶縁膜、５はアウトディフー
ジョン防止膜（下部配線層）、６は配線材料（主配線層
）である。同図に示されるように本発明のＢＰＴでは、
配線層が、アウトディフージョン防止膜兼下部配線層５
と主配線層６の２層構造となっている。
度形成領域、２はベース領域、３はセルファラインによ
り形成されたエミッタ領域、ｌｃ、２ｃ、３ｃは各領域
のコンタクト孔、４は眉間絶縁膜、５はアウトディフー
ジョン防止膜（下部配線層）、６は配線材料（主配線層
）である。同図に示されるように本発明のＢＰＴでは、
配線層が、アウトディフージョン防止膜兼下部配線層５
と主配線層６の２層構造となっている。
また第２図（ａ）〜（ｅ）は、第１図に示した本実施例
の製造工程の一例を示す概略的断面図である。以下に本
発明の製造方法について第２図に沿って説明する。
の製造工程の一例を示す概略的断面図である。以下に本
発明の製造方法について第２図に沿って説明する。
まず第２図 （ａ）に示すように、Ｓｉ層１．２上に眉
間絶縁膜４を形成後、コレクタ、ベース、エミッタの各
コンタクトｌｃ、２ｃ、３ｃを開孔する。
間絶縁膜４を形成後、コレクタ、ベース、エミッタの各
コンタクトｌｃ、２ｃ、３ｃを開孔する。
次にレジスト７の塗布を行ない、エミッタコンタクト３
０周辺及びコレクタ高濃度形成領域１周辺のレジスト７
をコンタクトサイズｌｃ、３ｃより、オーバーサイズに
開孔する。
０周辺及びコレクタ高濃度形成領域１周辺のレジスト７
をコンタクトサイズｌｃ、３ｃより、オーバーサイズに
開孔する。
その後、イオン注入（Ｉ／Ｉ）により、Ａｓ、 Ｂ等の
不純物を導入する。この時不純物は、レジスト７及び眉
間絶縁膜４上では、各層がマスクとして働くため、Ｓｉ
層１，２の表面まで達せず、開ロ部コンタクトｌｃ、３
ｃ内部のＳｉ層にのみ、導入される（第２図（ｂ））。
不純物を導入する。この時不純物は、レジスト７及び眉
間絶縁膜４上では、各層がマスクとして働くため、Ｓｉ
層１，２の表面まで達せず、開ロ部コンタクトｌｃ、３
ｃ内部のＳｉ層にのみ、導入される（第２図（ｂ））。
その後レジストアを除去し、アウトディフージョン防止
膜５を形成する（第２図（Ｃ））。
膜５を形成する（第２図（Ｃ））。
アウトディフージョン防止膜５は、不純物活性化熱処理
に耐えつる高融点を有し、かつ熱処理中にコンタクト下
のＡｓ、 Ｂ等の不純物の気相拡散（アウトディフージ
ョン）を防ぐバリア性を有し、さらに、配線層としても
用いるため、導電性材料である必要がある。上記条件に
適した材料の一例としては、ＴｉＮ及びＴｉＮ／Ｔｉ５
ｉｚ等があり、またその膜厚は、５ｔ）０〜１０００人
程度が望ましい。
に耐えつる高融点を有し、かつ熱処理中にコンタクト下
のＡｓ、 Ｂ等の不純物の気相拡散（アウトディフージ
ョン）を防ぐバリア性を有し、さらに、配線層としても
用いるため、導電性材料である必要がある。上記条件に
適した材料の一例としては、ＴｉＮ及びＴｉＮ／Ｔｉ５
ｉｚ等があり、またその膜厚は、５ｔ）０〜１０００人
程度が望ましい。
ＴｉＮ膜をアウトディフージョン防止膜５として用いる
場合には、その形成の一方法として、Ｔｉターゲットを
用い、反応性スパッタリングにより、スパッタリングガ
スにＡｒとＮ２を流し、ＴｉとＮ２を反応させＴｉＮを
形成するという方法がある。
場合には、その形成の一方法として、Ｔｉターゲットを
用い、反応性スパッタリングにより、スパッタリングガ
スにＡｒとＮ２を流し、ＴｉとＮ２を反応させＴｉＮを
形成するという方法がある。
またＴｉＮ／Ｔｉ５ｉｚ ２層膜をアウトディフージョ
ン防止膜５として用いる場合には、その形成の一方法と
して、Ｔｉ５ｉａターゲツトを用い、Ｔｉ１ｔｓをデポ
ジションし、その後Ｔｉターゲットを用い、反応性スパ
ッターによりＴｉＮを形成する。ＴｉＮ／Ｔｉ５ｉｚ膜
の膜厚比は、ＴｉＮ／Ｔｉ５ｉａ＝１／４〜１１５が望
ましい。
ン防止膜５として用いる場合には、その形成の一方法と
して、Ｔｉ５ｉａターゲツトを用い、Ｔｉ１ｔｓをデポ
ジションし、その後Ｔｉターゲットを用い、反応性スパ
ッターによりＴｉＮを形成する。ＴｉＮ／Ｔｉ５ｉｚ膜
の膜厚比は、ＴｉＮ／Ｔｉ５ｉａ＝１／４〜１１５が望
ましい。
次に、不純物活性化の為に熱処理を行なう。アウトディ
フージョン防止膜５を形成したことにより、熱処理中に
各コンタクト下の拡散層のアウトディフージョンを防ぐ
ことができる。
フージョン防止膜５を形成したことにより、熱処理中に
各コンタクト下の拡散層のアウトディフージョンを防ぐ
ことができる。
次に、主配線層６をデポジションするのであるが、本発
明では、アウトディフージョン防止膜５が、従来の様に
絶縁性の酸化膜でな（、導電性を有する膜であるため、
配線材料の下層として用いることができる。そのため従
来のアウトディフージョン防止膜としての酸化膜を除去
する処理が不要となり、アウトディフージョン防止膜５
の上に、主配線材料６をデポジションすることができる
。
明では、アウトディフージョン防止膜５が、従来の様に
絶縁性の酸化膜でな（、導電性を有する膜であるため、
配線材料の下層として用いることができる。そのため従
来のアウトディフージョン防止膜としての酸化膜を除去
する処理が不要となり、アウトディフージョン防止膜５
の上に、主配線材料６をデポジションすることができる
。
またこれによって、従来この酸化膜除去の際、生じたエ
ミッターベース間リーク、及びショートや、ウェハー間
のバラツキを無くすことができる。
ミッターベース間リーク、及びショートや、ウェハー間
のバラツキを無くすことができる。
主配線材料６としては、例えばＡｌ−５Ｌ （Ｓｉ １
％）を０．５〜１．０μｍ程度、デポジションする（第
２図（ｄ））。
％）を０．５〜１．０μｍ程度、デポジションする（第
２図（ｄ））。
次に、主配線層６と下部配線層としてのアウトディフー
ジョン防止膜５を同時にバターニングすることにより（
第２図（ｅ））、本発明の第１図に示した構造を得るこ
とができる。
ジョン防止膜５を同時にバターニングすることにより（
第２図（ｅ））、本発明の第１図に示した構造を得るこ
とができる。
［発明の効果］
以上説明したように、本発明による半導体装置及びその
製造方法によれば、配線層を少なくとも２層にし、その
下部配線層を、注入した不純物のアウトディフージョン
防止膜を兼ねる導電性の膜とすることにより、従来のよ
うに主配線層を形成する前に、アウトディフージョン防
止膜を、エツチング等により除去する処理が不要となる
。
製造方法によれば、配線層を少なくとも２層にし、その
下部配線層を、注入した不純物のアウトディフージョン
防止膜を兼ねる導電性の膜とすることにより、従来のよ
うに主配線層を形成する前に、アウトディフージョン防
止膜を、エツチング等により除去する処理が不要となる
。
そのため、除去処理に伴って生じていたコンタクト不良
、エミッターベース間リーク、及びショート不良を少な
（することができ、かつＢＰＴにおいては、ウェハー間
のＢＰＴ特性バラツキを少な（することができ、歩留り
の高い微細な半導体装置を製造することができるという
効果が得られる。
、エミッターベース間リーク、及びショート不良を少な
（することができ、かつＢＰＴにおいては、ウェハー間
のＢＰＴ特性バラツキを少な（することができ、歩留り
の高い微細な半導体装置を製造することができるという
効果が得られる。
【図面の簡単な説明】
第１図は、本発明の半導体装置（ＢＰＴ）の概略的断面
図である。 第２図は、本発明の製造工程の一実施例を示す断面図で
ある。 第３図は、従来技術の製造工程を示す断面図である。 １・・・コレクタ領域、１ａ・・・コレクタ高濃度形成
領域、２・・・ベース領域、３・・・エミッタ領域、４
・・・層間絶縁膜、５・・・アウトディフージョン防止
膜（下部配線層）、６・・・主配線層、７・・・レジス
ト、ＩＣ・・・コレクタコンタクト、２Ｃ・・・ベース
コンタクト、 ３ｃ・・・エミッタコンタクト。
図である。 第２図は、本発明の製造工程の一実施例を示す断面図で
ある。 第３図は、従来技術の製造工程を示す断面図である。 １・・・コレクタ領域、１ａ・・・コレクタ高濃度形成
領域、２・・・ベース領域、３・・・エミッタ領域、４
・・・層間絶縁膜、５・・・アウトディフージョン防止
膜（下部配線層）、６・・・主配線層、７・・・レジス
ト、ＩＣ・・・コレクタコンタクト、２Ｃ・・・ベース
コンタクト、 ３ｃ・・・エミッタコンタクト。
Claims (5)
- （１）エミッタ電極引き出し開孔部を用い、自己整合に
よりエミッタ領域を形成する半導体装置において、電極
引き出し用配線層を少なくとも２層有し、該配線層の下
層が、注入した不純物のアウトディフージョン防止膜を
兼ねて構成されることを特徴とした半導体装置。 - （２）前記配線層の下層が、バリアメタルであることを
特徴とする請求項１に記載の半導体装置。 - （３）前記配線層の下層が、シリサイド膜であることを
特徴とする請求項１に記載の半導体装置。 - （４）前記配線層の下層が、ＴｉＮ／ＴｉＳｉ＿２膜で
あることを特徴とする請求項１に記載の半導体装置。 - （５）エミッタ電極引き出し開孔部を用い、自己整合に
よりエミッタ領域を形成する半導体装置の製造方法にお
いて、 半導体層への不純物注入後、前記半導体層表面に、導電
性の前記不純物のアウトディフージョン防止膜を形成し
、熱処理後、前記防止膜を配線層の下層とし、該防止膜
上に主配線層を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135422A JPH0430516A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置及びその製造方法 |
| US08/203,591 US5686323A (en) | 1990-05-28 | 1994-02-28 | Method of manufacturing a semiconductor device having an out diffusion preventing film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135422A JPH0430516A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430516A true JPH0430516A (ja) | 1992-02-03 |
Family
ID=15151365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135422A Pending JPH0430516A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5686323A (ja) |
| JP (1) | JPH0430516A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025264A (en) * | 1998-02-09 | 2000-02-15 | United Microelectronics Corp. | Fabricating method of a barrier layer |
| KR100329773B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 에프램 소자 제조 방법 |
| JP3484177B2 (ja) * | 2002-04-26 | 2004-01-06 | 沖電気工業株式会社 | 半導体装置とその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028397B2 (ja) * | 1978-10-26 | 1985-07-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| JPS6373660A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 半導体装置 |
| US4960732A (en) * | 1987-02-19 | 1990-10-02 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| US4987562A (en) * | 1987-08-28 | 1991-01-22 | Fujitsu Limited | Semiconductor layer structure having an aluminum-silicon alloy layer |
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
| US4866001A (en) * | 1988-07-01 | 1989-09-12 | Bipolar Integrated Technology, Inc. | Very large scale bipolar integrated circuit process |
| US4998157A (en) * | 1988-08-06 | 1991-03-05 | Seiko Epson Corporation | Ohmic contact to silicon substrate |
| US5004705A (en) * | 1989-01-06 | 1991-04-02 | Unitrode Corporation | Inverted epitaxial process |
| US5162262A (en) * | 1989-03-14 | 1992-11-10 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device and manufactured method thereof |
-
1990
- 1990-05-28 JP JP2135422A patent/JPH0430516A/ja active Pending
-
1994
- 1994-02-28 US US08/203,591 patent/US5686323A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5686323A (en) | 1997-11-11 |
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