JPH04306830A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、多層配線を使用する半
導体集積回路において、アルミニウム配線間の相互接続
を有する半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having interconnections between aluminum wires in a semiconductor integrated circuit using multilayer wires.
【0002】0002
【従来技術】従来の多層配線を施す半導体装置の製造方
法を図1に示す。従来は、図1に示すように(a) 半
導体装置上に第1層のアルミニウム(Al)配線2、シ
リコン酸化膜3及び多層レジスト4(下層レジスト41
、中間層レジスト42及び上層レジスト43から成る)
を順次設ける工程と、(b) このAl配線2上のシリ
コン酸化膜上に多層レジストの開口パターン5を形成す
る工程と、(c) 第2層Al配線と相互接続を行うた
めのコンタクト6を形成するため、前記多層レジストの
最下層レジストの開口パターンに基づき前記シリコン酸
化膜を異方性ドライエッチングして前記アルミニウム配
線層を露出する工程と、(d) 前記最下層レジストを
酸素プラズマのドライエッチングにより除去する工程に
より半導体装置を製造していた。2. Description of the Related Art A conventional method for manufacturing a semiconductor device using multilayer wiring is shown in FIG. Conventionally, as shown in FIG.
, an intermediate layer resist 42 and an upper layer resist 43)
(b) forming an opening pattern 5 of a multilayer resist on the silicon oxide film on this Al wiring 2; and (c) forming a contact 6 for interconnection with the second layer Al wiring. (d) exposing the aluminum wiring layer by anisotropic dry etching the silicon oxide film based on the opening pattern of the bottom layer resist of the multilayer resist; (d) dry etching the bottom layer resist with oxygen plasma; Semiconductor devices have been manufactured using a process of removing by etching.
【0003】この方法によりコンタクト6を形成した場
合、コンタクト孔内部にコンタクト開口時の反応性イオ
ンエッチングに伴う反応生成物7が残るため、コンタク
ト径が小さくなったり、第2層Al配線が断線したり或
いはAl配線の相互の接続不良を引き起こしたりするた
め、電気的導通に問題があった。When the contact 6 is formed by this method, reaction products 7 from the reactive ion etching at the time of opening the contact remain inside the contact hole, which may cause the contact diameter to become small or the second layer Al wiring to be disconnected. This may cause problems with electrical continuity, or may cause poor connection between Al wirings.
【0004】従って、コンタクト開口時の反応性イオン
エッチングに伴う反応生成物を除去する必要がある。し
かしレジストが単層の場合のように、前記(d) 工程
においてのみレジスト処理のためにO2/N2 プラズ
マが用いられる場合は、この工程で生じた生成物は有機
アミン系溶剤で除去することができるものの、多層レジ
ストの場合には、前記(b) 工程においてもレジスト
形成、開口のためにO2/N2 プラズマが用いられる
場合は、(b) 工程においても反応生成物が生じるた
め有機アミン系溶剤でこれらの生成物を全て除去するこ
とは困難であるため、従来はこれらの生成物を除去して
いなかったので、前述のような問題が生じていた。[0004] Therefore, it is necessary to remove reaction products caused by reactive ion etching when opening contacts. However, when O2/N2 plasma is used for resist processing only in step (d), as in the case where the resist is a single layer, the products generated in this step can be removed with an organic amine solvent. However, in the case of a multilayer resist, if O2/N2 plasma is used for resist formation and opening in the step (b), organic amine solvents are used because reaction products are generated in the step (b) as well. Since it is difficult to remove all of these products, conventionally these products have not been removed, resulting in the problems described above.
【0005】[0005]
【発明の解決すべき課題】本発明は、多層配線を使用す
る半導体装置の製造工程において多層レジストを用いた
場合に、コンタクト孔内部にコンタクト開口時の反応性
イオンエッチングに伴って生じる反応生成物を除去し、
Al配線の相互接続を確実に行うことを目的とする。[Problems to be Solved by the Invention] The present invention aims to prevent reaction products generated during reactive ion etching during contact opening into contact holes when a multilayer resist is used in the manufacturing process of a semiconductor device using multilayer wiring. remove the
The purpose is to ensure interconnection of Al wiring.
【0006】[0006]
【課題を解決するための手段】本発明は、半導体装置上
にアルミニウム配線層、シリコン酸化膜及び多層レジス
トを順次設ける工程と、このアルミニウム配線層上のシ
リコン酸化膜上に多層レジストの開口パターンを形成す
る工程と、前記多層レジストの最下層レジストの開口パ
ターンに基づき前記シリコン酸化膜を異方性ドライエッ
チングして前記アルミニウム配線層を露出する工程と、
前記最下層レジストを酸素プラズマのドライエッチング
により除去する工程を順次行う半導体装置の製造方法に
おいて、前記シリコン酸化膜を異方性ドライエッチング
するに先立って、前記最下層レジスト膜をふっ化水素に
浸漬する工程と、前記最下層レジスト膜を酸化プラズマ
のドライエッチングにより除去した後に、有機アミン系
溶剤に浸漬する工程と、を行うものである。[Means for Solving the Problems] The present invention includes a step of sequentially providing an aluminum wiring layer, a silicon oxide film, and a multilayer resist on a semiconductor device, and forming an opening pattern of the multilayer resist on the silicon oxide film on the aluminum wiring layer. and exposing the aluminum wiring layer by anisotropic dry etching the silicon oxide film based on the opening pattern of the bottom resist of the multilayer resist.
In the method for manufacturing a semiconductor device, which sequentially includes steps of removing the bottom resist layer by dry etching using oxygen plasma, the bottom resist film is immersed in hydrogen fluoride before performing anisotropic dry etching of the silicon oxide film. and a step of immersing the lowermost resist film in an organic amine solvent after removing it by dry etching using oxidation plasma.
【0007】[0007]
【実施例】本発明の実施例を図2を用いて説明する。先
ず、半導体装置10上に第1層Al配線11を形成し、
その上にSiO2層間絶縁膜12をプラズマ化学気相成
長法や常圧化学気相成長法により10000 Å堆積し
、更に電子線直描法を行うための3層レジスト13を塗
布する(図2(a) 参照)。[Embodiment] An embodiment of the present invention will be described with reference to FIG. First, a first layer Al wiring 11 is formed on the semiconductor device 10,
A SiO2 interlayer insulating film 12 of 10,000 Å is deposited thereon by plasma chemical vapor deposition or normal pressure chemical vapor deposition, and a three-layer resist 13 for electron beam direct writing is further applied (Fig. 2(a) ) reference).
【0008】次に、上層レジスト133を電子線により
パターン形成し、その上層レジストをマスクとして中間
層132をパターニングし、中間層132をマスクとし
てO2 /N2 プラズマにより下層レジスト131を
エッチングする。このとき、上層レジストは除去され、
中間レジスト層132が露出する(図2(b) 参照)
。Next, the upper resist 133 is patterned using an electron beam, the intermediate layer 132 is patterned using the upper resist as a mask, and the lower resist 131 is etched using O2/N2 plasma using the intermediate layer 132 as a mask. At this time, the upper layer resist is removed,
The intermediate resist layer 132 is exposed (see FIG. 2(b))
.
【0009】この工程において生じた反応生成物ををふ
っ化水素水と酢酸が2:1の混合液に5秒間浸漬するこ
とによって除去する。また、このとき図2(c) に示
すようにSiO2層間絶縁膜12が等方的にエッチング
され、テーパ18が形成される。The reaction product produced in this step is removed by immersing it in a 2:1 mixture of hydrogen fluoride and acetic acid for 5 seconds. Further, at this time, the SiO2 interlayer insulating film 12 is etched isotropically to form a taper 18, as shown in FIG. 2(c).
【0010】その後、下層レジスト131をマスクにし
て反応性イオンエッチング法(異方性ドライエッチング
)により層間絶縁膜12をエッチングしてコンタクト孔
16を開口する。下層レジスト131はO2 /N2
プラズマによりり除去するが、コンタクト孔にはエッチ
ングに伴う生成物17が残る(図2(d) 参照)ので
、これをモノエタノールアミン(70%)とジメチルス
ルホキシド(30%)の混合液から成るポジ型レジスト
剥離液、120℃に10分間浸して、生成物を除去する
ものである。Thereafter, using the lower resist 131 as a mask, the interlayer insulating film 12 is etched by reactive ion etching (anisotropic dry etching) to open a contact hole 16. The lower resist 131 is O2/N2
Although it is removed by plasma, etching products 17 remain in the contact holes (see Figure 2(d)), so they are removed using a mixed solution of monoethanolamine (70%) and dimethyl sulfoxide (30%). A positive resist stripping solution is used to remove the product by immersing it at 120° C. for 10 minutes.
【0011】[0011]
【発明の効果】本発明の半導体装置の製造方法を実施す
ることにより、コンタクト孔底部やその周辺の残さ物が
除去されるため、第2層Al配線の断線不良や第1層A
lと第2層Alのコンタクト断線不良が発生しなくなる
。更に、下層レジストの開口パターンを形成した後、ふ
っ化水素の混合液に浸漬するため、コンタクト上層部に
テーパ形状が形成されるので、第2Al配線のコントク
トホール被覆率が向上し、半導体装置の歩留り、信頼性
が向上する。[Effects of the Invention] By carrying out the method for manufacturing a semiconductor device of the present invention, residues at the bottom of the contact hole and its surroundings are removed, so that there are no disconnections in the second layer Al wiring or defects in the first layer A.
Contact breakage failures between the aluminum layer and the second layer of aluminum will no longer occur. Furthermore, since the contact is immersed in a hydrogen fluoride mixture after forming the opening pattern in the lower resist layer, a tapered shape is formed in the upper layer of the contact, which improves the contact hole coverage of the second Al wiring and improves the semiconductor device. Improves yield and reliability.
【図1】従来の半導体製造工程における半導体の断面図
[Figure 1] Cross-sectional view of a semiconductor in a conventional semiconductor manufacturing process
【図2】本発明による半導体製造工程における半導体の
断面図[Fig. 2] Cross-sectional view of a semiconductor in the semiconductor manufacturing process according to the present invention
1 半導体装置 2 第1層アルミニユウム 3 層間絶縁膜 4 多層レジスト 6 コンタクト孔 7 エッチング生成物 10 半導体装置 11 第1層アルミニユウム 12 SiO2層間絶縁膜 13 3層レジスト 131 下層レジスト 132 中間層レジスト 133 上層レジスト 16 コンタクト孔 17 エッチング生成物 18 テーパ 1 Semiconductor device 2 First layer aluminum 3 Interlayer insulation film 4 Multilayer resist 6 Contact hole 7 Etching product 10 Semiconductor device 11 First layer aluminum 12 SiO2 interlayer insulation film 13 3-layer resist 131 Lower layer resist 132 Intermediate layer resist 133 Upper layer resist 16 Contact hole 17 Etching products 18 Taper
Claims (1)
層、シリコン酸化膜及び多層レジストを順次設ける工程
と、(b) 前記アルミニウム配線層上のシリコン酸化
膜上に多層レジストの開口パターンを形成する工程と、
(c) 前記多層レジストの最下層レジストの開口パタ
ーンに基づき前記シリコン酸化膜を異方性ドライエッチ
ングして前記アルミニウム配線層を露出する工程と、(
d) 前記最下層レジストを酸素プラズマのドライエッ
チングにより除去する工程を順次行う半導体装置の製造
方法において、(e) 前記シリコン酸化膜を異方性ド
ライエッチングするに先立って、前記最下層レジストを
ふっ化水素の混合液に浸漬する工程と、(f) 前記最
下層レジストを酸素プラズマのドライエッチングにより
除去した後に、有機アミン系溶剤に浸漬する工程と、を
行うことを特徴とする半導体装置の製造方法。1. (a) Sequentially providing an aluminum wiring layer, a silicon oxide film, and a multilayer resist on a semiconductor device; (b) forming an opening pattern in the multilayer resist on the silicon oxide film on the aluminum wiring layer. process and
(c) exposing the aluminum wiring layer by anisotropic dry etching the silicon oxide film based on the opening pattern of the bottom resist layer of the multilayer resist;
d) A method for manufacturing a semiconductor device which sequentially includes steps of removing the bottom layer resist by dry etching using oxygen plasma, wherein (e) prior to performing anisotropic dry etching of the silicon oxide film, the bottom layer resist is removed. Manufacturing a semiconductor device, comprising: immersing it in a mixed solution of hydrogen chloride; and (f) removing the lowermost resist layer by dry etching with oxygen plasma, and then immersing it in an organic amine solvent. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119391A JPH04306830A (en) | 1991-04-03 | 1991-04-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119391A JPH04306830A (en) | 1991-04-03 | 1991-04-03 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306830A true JPH04306830A (en) | 1992-10-29 |
Family
ID=13453590
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7119391A Pending JPH04306830A (en) | 1991-04-03 | 1991-04-03 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306830A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010050477A (en) * | 1997-10-22 | 2010-03-04 | Imec | Anisotropic etching of organic compound containing insulating layer |
-
1991
- 1991-04-03 JP JP7119391A patent/JPH04306830A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010050477A (en) * | 1997-10-22 | 2010-03-04 | Imec | Anisotropic etching of organic compound containing insulating layer |
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