JPH04306830A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH04306830A
JPH04306830A JP7119391A JP7119391A JPH04306830A JP H04306830 A JPH04306830 A JP H04306830A JP 7119391 A JP7119391 A JP 7119391A JP 7119391 A JP7119391 A JP 7119391A JP H04306830 A JPH04306830 A JP H04306830A
Authority
JP
Japan
Prior art keywords
resist
layer
semiconductor device
film
multilayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7119391A
Other languages
English (en)
Inventor
Takayuki Takeuchi
孝行 竹内
Hitoshi Kojima
均 小島
Hiroaki Tezuka
弘明 手塚
Akihiro Yokoyama
横山 明弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Xerox Co Ltd filed Critical Fuji Xerox Co Ltd
Priority to JP7119391A priority Critical patent/JPH04306830A/ja
Publication of JPH04306830A publication Critical patent/JPH04306830A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、多層配線を使用する半
導体集積回路において、アルミニウム配線間の相互接続
を有する半導体装置の製造方法に関する。
【0002】
【従来技術】従来の多層配線を施す半導体装置の製造方
法を図1に示す。従来は、図1に示すように(a) 半
導体装置上に第1層のアルミニウム(Al)配線2、シ
リコン酸化膜3及び多層レジスト4(下層レジスト41
、中間層レジスト42及び上層レジスト43から成る)
を順次設ける工程と、(b) このAl配線2上のシリ
コン酸化膜上に多層レジストの開口パターン5を形成す
る工程と、(c) 第2層Al配線と相互接続を行うた
めのコンタクト6を形成するため、前記多層レジストの
最下層レジストの開口パターンに基づき前記シリコン酸
化膜を異方性ドライエッチングして前記アルミニウム配
線層を露出する工程と、(d) 前記最下層レジストを
酸素プラズマのドライエッチングにより除去する工程に
より半導体装置を製造していた。
【0003】この方法によりコンタクト6を形成した場
合、コンタクト孔内部にコンタクト開口時の反応性イオ
ンエッチングに伴う反応生成物7が残るため、コンタク
ト径が小さくなったり、第2層Al配線が断線したり或
いはAl配線の相互の接続不良を引き起こしたりするた
め、電気的導通に問題があった。
【0004】従って、コンタクト開口時の反応性イオン
エッチングに伴う反応生成物を除去する必要がある。し
かしレジストが単層の場合のように、前記(d) 工程
においてのみレジスト処理のためにO2/N2 プラズ
マが用いられる場合は、この工程で生じた生成物は有機
アミン系溶剤で除去することができるものの、多層レジ
ストの場合には、前記(b) 工程においてもレジスト
形成、開口のためにO2/N2 プラズマが用いられる
場合は、(b) 工程においても反応生成物が生じるた
め有機アミン系溶剤でこれらの生成物を全て除去するこ
とは困難であるため、従来はこれらの生成物を除去して
いなかったので、前述のような問題が生じていた。
【0005】
【発明の解決すべき課題】本発明は、多層配線を使用す
る半導体装置の製造工程において多層レジストを用いた
場合に、コンタクト孔内部にコンタクト開口時の反応性
イオンエッチングに伴って生じる反応生成物を除去し、
Al配線の相互接続を確実に行うことを目的とする。
【0006】
【課題を解決するための手段】本発明は、半導体装置上
にアルミニウム配線層、シリコン酸化膜及び多層レジス
トを順次設ける工程と、このアルミニウム配線層上のシ
リコン酸化膜上に多層レジストの開口パターンを形成す
る工程と、前記多層レジストの最下層レジストの開口パ
ターンに基づき前記シリコン酸化膜を異方性ドライエッ
チングして前記アルミニウム配線層を露出する工程と、
前記最下層レジストを酸素プラズマのドライエッチング
により除去する工程を順次行う半導体装置の製造方法に
おいて、前記シリコン酸化膜を異方性ドライエッチング
するに先立って、前記最下層レジスト膜をふっ化水素に
浸漬する工程と、前記最下層レジスト膜を酸化プラズマ
のドライエッチングにより除去した後に、有機アミン系
溶剤に浸漬する工程と、を行うものである。
【0007】
【実施例】本発明の実施例を図2を用いて説明する。先
ず、半導体装置10上に第1層Al配線11を形成し、
その上にSiO2層間絶縁膜12をプラズマ化学気相成
長法や常圧化学気相成長法により10000 Å堆積し
、更に電子線直描法を行うための3層レジスト13を塗
布する(図2(a) 参照)。
【0008】次に、上層レジスト133を電子線により
パターン形成し、その上層レジストをマスクとして中間
層132をパターニングし、中間層132をマスクとし
てO2 /N2 プラズマにより下層レジスト131を
エッチングする。このとき、上層レジストは除去され、
中間レジスト層132が露出する(図2(b) 参照)
【0009】この工程において生じた反応生成物ををふ
っ化水素水と酢酸が2:1の混合液に5秒間浸漬するこ
とによって除去する。また、このとき図2(c) に示
すようにSiO2層間絶縁膜12が等方的にエッチング
され、テーパ18が形成される。
【0010】その後、下層レジスト131をマスクにし
て反応性イオンエッチング法(異方性ドライエッチング
)により層間絶縁膜12をエッチングしてコンタクト孔
16を開口する。下層レジスト131はO2 /N2 
プラズマによりり除去するが、コンタクト孔にはエッチ
ングに伴う生成物17が残る(図2(d) 参照)ので
、これをモノエタノールアミン(70%)とジメチルス
ルホキシド(30%)の混合液から成るポジ型レジスト
剥離液、120℃に10分間浸して、生成物を除去する
ものである。
【0011】
【発明の効果】本発明の半導体装置の製造方法を実施す
ることにより、コンタクト孔底部やその周辺の残さ物が
除去されるため、第2層Al配線の断線不良や第1層A
lと第2層Alのコンタクト断線不良が発生しなくなる
。更に、下層レジストの開口パターンを形成した後、ふ
っ化水素の混合液に浸漬するため、コンタクト上層部に
テーパ形状が形成されるので、第2Al配線のコントク
トホール被覆率が向上し、半導体装置の歩留り、信頼性
が向上する。
【図面の簡単な説明】
【図1】従来の半導体製造工程における半導体の断面図
【図2】本発明による半導体製造工程における半導体の
断面図
【符号の説明】
1  半導体装置 2  第1層アルミニユウム 3  層間絶縁膜 4  多層レジスト 6  コンタクト孔 7  エッチング生成物 10  半導体装置 11  第1層アルミニユウム 12  SiO2層間絶縁膜 13  3層レジスト 131  下層レジスト 132  中間層レジスト 133  上層レジスト 16  コンタクト孔 17  エッチング生成物 18  テーパ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】(a) 半導体装置上にアルミニウム配線
    層、シリコン酸化膜及び多層レジストを順次設ける工程
    と、(b) 前記アルミニウム配線層上のシリコン酸化
    膜上に多層レジストの開口パターンを形成する工程と、
    (c) 前記多層レジストの最下層レジストの開口パタ
    ーンに基づき前記シリコン酸化膜を異方性ドライエッチ
    ングして前記アルミニウム配線層を露出する工程と、(
    d) 前記最下層レジストを酸素プラズマのドライエッ
    チングにより除去する工程を順次行う半導体装置の製造
    方法において、(e) 前記シリコン酸化膜を異方性ド
    ライエッチングするに先立って、前記最下層レジストを
    ふっ化水素の混合液に浸漬する工程と、(f) 前記最
    下層レジストを酸素プラズマのドライエッチングにより
    除去した後に、有機アミン系溶剤に浸漬する工程と、を
    行うことを特徴とする半導体装置の製造方法。
JP7119391A 1991-04-03 1991-04-03 半導体装置の製造方法 Pending JPH04306830A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7119391A JPH04306830A (ja) 1991-04-03 1991-04-03 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7119391A JPH04306830A (ja) 1991-04-03 1991-04-03 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH04306830A true JPH04306830A (ja) 1992-10-29

Family

ID=13453590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7119391A Pending JPH04306830A (ja) 1991-04-03 1991-04-03 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH04306830A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050477A (ja) * 1997-10-22 2010-03-04 Imec 有機化合物含有絶縁層の異方性エッチング

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050477A (ja) * 1997-10-22 2010-03-04 Imec 有機化合物含有絶縁層の異方性エッチング

Similar Documents

Publication Publication Date Title
US6376155B2 (en) Patterning method in semiconductor device fabricating process
KR20060025786A (ko) 반도체 소자 세정 방법
JPH04306830A (ja) 半導体装置の製造方法
JP3400162B2 (ja) 半導体装置の製造方法
JPH04259241A (ja) 半導体装置の製造方法
KR100192173B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법
KR0155801B1 (ko) 반도체 장치 다층배선 형성방법
KR100317894B1 (ko) 반도체 장치의 제조 방법
JP3565316B2 (ja) タングステンプラグの形成方法
KR20000015122A (ko) 반도체 소자의 바이어 컨택 형성 방법
KR100468694B1 (ko) 반도체장치의콘택형성방법
JP2757618B2 (ja) 半導体装置の製造方法
KR100621813B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
JPH02152258A (ja) Lsi用中間酸化膜の製造方法
KR100480580B1 (ko) 질소가스를사용하여반도체소자의비아홀을형성하는방법
JPS63182839A (ja) 半導体装置
KR19980030405A (ko) 반도체 장치의 콘택홀 형성방법
JP2001176963A (ja) 半導体装置の製造方法
JPH0536684A (ja) 半導体装置の製造方法
JPH03230532A (ja) 半導体装置の製造方法
JPH04357856A (ja) 半導体装置の製造方法
JPH05160126A (ja) 多層配線形成法
JPH06342849A (ja) 半導体装置の製造方法
JPH08125012A (ja) 半導体装置の製造方法
JPH06310497A (ja) 半導体素子の製造方法