JPH04306839A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04306839A JPH04306839A JP3070688A JP7068891A JPH04306839A JP H04306839 A JPH04306839 A JP H04306839A JP 3070688 A JP3070688 A JP 3070688A JP 7068891 A JP7068891 A JP 7068891A JP H04306839 A JPH04306839 A JP H04306839A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、詳しくは、集積回路を構成する能動素子とし
てのサブストレート型トランジスタに係わるものである
。
のであり、詳しくは、集積回路を構成する能動素子とし
てのサブストレート型トランジスタに係わるものである
。
【０００２】
【従来の技術】一般に、互いに形態の異なる２種以上の
能動素子を同一ライン上で形成して所望の集積回路（以
下、ＩＣという）を得ようとする場合には、双方の能動
素子に関して共に満足できる電気的特性を得るための最
適化の技術が重要となる。例えば、電流増幅用のサブス
トレート型トランジスタを他の能動素子とともに形成し
てＩＣを得る場合においては、サブストレート型トラン
ジスタの電流増幅特性と他の能動素子の諸特性とを同時
に満足させる必要がある。
能動素子を同一ライン上で形成して所望の集積回路（以
下、ＩＣという）を得ようとする場合には、双方の能動
素子に関して共に満足できる電気的特性を得るための最
適化の技術が重要となる。例えば、電流増幅用のサブス
トレート型トランジスタを他の能動素子とともに形成し
てＩＣを得る場合においては、サブストレート型トラン
ジスタの電流増幅特性と他の能動素子の諸特性とを同時
に満足させる必要がある。
【０００３】図４は、ＩＣの一部に形成される従来のＰ
ＮＰ型のサブストレート型トランジスタの構造を示す縦
断面図である。なお、本図においては、サブストレート
型トランジスタの周囲に形成される他の能動素子の構造
については示していない。
ＮＰ型のサブストレート型トランジスタの構造を示す縦
断面図である。なお、本図においては、サブストレート
型トランジスタの周囲に形成される他の能動素子の構造
については示していない。
【０００４】同図に示すように、このＰＮＰ型のサブス
トレート型トランジスタは、ＩＣ全体の母材を成すため
のＰ型不純物を含有するＰ型半導体基板１から形成され
ている。Ｐ型半導体基板１の上方には、Ｎ型不純物を含
有するＮ型エピタキシャル層２が設けられており、その
Ｎ型エピタキシャル層２の周辺部には、Ｐ型不純物を高
濃度に含有するＰ＋ 型コレクタ領域３が設けられてい
る。そして、Ｎ型エピタキシャル層２の上層部には、Ｐ
型不純物を高濃度に含有するＰ＋ 型エミッタ領域４が
所定の深度で設けられており、Ｐ＋ 型エミッタ領域４
から所定の距離を隔てたＮ型エピタキシャル層２の表層
部には、Ｎ型不純物を高濃度に含有するＮ＋ 型ベース
コンタクト領域５が設けられている。なお、特に図示し
てはいないが、Ｎ型エピタキシャル層２は、Ｐ＋ 型コ
レクタ領域３等のアイソレーション領域によって各能動
素子間の電気的な分離が図られながらＩＣ全体にわたっ
て設けられている。
トレート型トランジスタは、ＩＣ全体の母材を成すため
のＰ型不純物を含有するＰ型半導体基板１から形成され
ている。Ｐ型半導体基板１の上方には、Ｎ型不純物を含
有するＮ型エピタキシャル層２が設けられており、その
Ｎ型エピタキシャル層２の周辺部には、Ｐ型不純物を高
濃度に含有するＰ＋ 型コレクタ領域３が設けられてい
る。そして、Ｎ型エピタキシャル層２の上層部には、Ｐ
型不純物を高濃度に含有するＰ＋ 型エミッタ領域４が
所定の深度で設けられており、Ｐ＋ 型エミッタ領域４
から所定の距離を隔てたＮ型エピタキシャル層２の表層
部には、Ｎ型不純物を高濃度に含有するＮ＋ 型ベース
コンタクト領域５が設けられている。なお、特に図示し
てはいないが、Ｎ型エピタキシャル層２は、Ｐ＋ 型コ
レクタ領域３等のアイソレーション領域によって各能動
素子間の電気的な分離が図られながらＩＣ全体にわたっ
て設けられている。
【０００５】
【発明が解決しようとする課題】ところで、以上のよう
に形成されたサブストレート型トランジスタは、その実
動作時においては、Ｐ＋ 型コレクタ領域３に隣接する
Ｐ型半導体基板１が実質的なコレクタ領域として作用し
、そのＰ型半導体基板１とＰ＋ 型エミッタ領域４との
間に位置するＮ型エピタキシャル層２が活性ベース領域
として作用するようになっている。特に、活性ベース領
域として作用するＮ型エピタキシャル層２は、サブスト
レート型トランジスタの特性を決定する主電流路を構成
しているため、その特質は、高エミッタ−コレクタ間耐
圧ＢＶＥＣＯ 及び低エミッタ−コレクタ間リーク電流
ＩＥＣＯ を確保できるものである必要がある。
に形成されたサブストレート型トランジスタは、その実
動作時においては、Ｐ＋ 型コレクタ領域３に隣接する
Ｐ型半導体基板１が実質的なコレクタ領域として作用し
、そのＰ型半導体基板１とＰ＋ 型エミッタ領域４との
間に位置するＮ型エピタキシャル層２が活性ベース領域
として作用するようになっている。特に、活性ベース領
域として作用するＮ型エピタキシャル層２は、サブスト
レート型トランジスタの特性を決定する主電流路を構成
しているため、その特質は、高エミッタ−コレクタ間耐
圧ＢＶＥＣＯ 及び低エミッタ−コレクタ間リーク電流
ＩＥＣＯ を確保できるものである必要がある。
【０００６】その高耐圧・低リーク電流を満足させるた
めには、Ｎ型エピタキシャル層２の深度（厚み）を深く
するか、又は、その不純物濃度を高くすれば充分である
が、ここで注意しなければならないのは、このサブスト
レート型トランジスタは他の能動素子とともにＩＣに形
成されるため、Ｎ型エピタキシャル層２の深度及び不純
物濃度は他の能動素子におけるＮ型エピタキシャル層の
深度及び不純物濃度の形成条件に制約を受けていること
である。従って、Ｎ型エピタキシャル層２の深度及び不
純物濃度を全般的に変更することによっては、他の能動
素子との最適化を図りつつ高耐圧・低リーク電流のサブ
ストレート型トランジスタを得ることは不可能であると
いえる。
めには、Ｎ型エピタキシャル層２の深度（厚み）を深く
するか、又は、その不純物濃度を高くすれば充分である
が、ここで注意しなければならないのは、このサブスト
レート型トランジスタは他の能動素子とともにＩＣに形
成されるため、Ｎ型エピタキシャル層２の深度及び不純
物濃度は他の能動素子におけるＮ型エピタキシャル層の
深度及び不純物濃度の形成条件に制約を受けていること
である。従って、Ｎ型エピタキシャル層２の深度及び不
純物濃度を全般的に変更することによっては、他の能動
素子との最適化を図りつつ高耐圧・低リーク電流のサブ
ストレート型トランジスタを得ることは不可能であると
いえる。
【０００７】本発明は、以上のような実情に鑑みて為さ
れたものであり、その目的は、活性ベース領域の形成条
件を変えることなく高耐圧・低リーク電流を確保するこ
との可能な半導体装置を提供することにある。
れたものであり、その目的は、活性ベース領域の形成条
件を変えることなく高耐圧・低リーク電流を確保するこ
との可能な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、コレクタ領域
を成す所定の導電型の半導体基板の上方に半導体基板と
反対の導電型の活性ベース領域を設けて成る半導体装置
に適用され、半導体基板と活性ベース領域とが隣接する
部位に所定の不純物を高濃度に注入して活性ベース領域
と同一の導電型の埋込み層を設け、さらに、活性ベース
領域の下層部に埋込み層が含有する所定の不純物を飛散
させて活性ベース領域と同一の導電型のオートドープ層
を設けて成ることを特徴とする。
を成す所定の導電型の半導体基板の上方に半導体基板と
反対の導電型の活性ベース領域を設けて成る半導体装置
に適用され、半導体基板と活性ベース領域とが隣接する
部位に所定の不純物を高濃度に注入して活性ベース領域
と同一の導電型の埋込み層を設け、さらに、活性ベース
領域の下層部に埋込み層が含有する所定の不純物を飛散
させて活性ベース領域と同一の導電型のオートドープ層
を設けて成ることを特徴とする。
【０００９】
【作用】本発明では、半導体基板と活性ベース領域とが
隣接する部位に所定の不純物を高濃度に注入して活性ベ
ース領域と同一の導電型の埋込み層を設け、さらに、活
性ベース領域の下層部に埋込み層が含有する所定の不純
物を飛散させて活性ベース領域と同一の導電型のオート
ドープ層を設けることにより、活性ベース領域の下層部
に位置する部位の不純物濃度が部分的に高められて高耐
圧・低リーク電流が確保される。
隣接する部位に所定の不純物を高濃度に注入して活性ベ
ース領域と同一の導電型の埋込み層を設け、さらに、活
性ベース領域の下層部に埋込み層が含有する所定の不純
物を飛散させて活性ベース領域と同一の導電型のオート
ドープ層を設けることにより、活性ベース領域の下層部
に位置する部位の不純物濃度が部分的に高められて高耐
圧・低リーク電流が確保される。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は、ＩＣの一部に形成され
る本発明の一実施例に係るＰＮＰ型のサブストレート型
トランジスタの構造を示す縦断面図である。なお、本図
においても、従来例と同様、サブストレート型トランジ
スタの周囲に形成される他の能動素子の構造については
示しておらず、また、従来例に示される部位と同一の部
位については同一の符号を付してある。
ながら詳細に説明する。図１は、ＩＣの一部に形成され
る本発明の一実施例に係るＰＮＰ型のサブストレート型
トランジスタの構造を示す縦断面図である。なお、本図
においても、従来例と同様、サブストレート型トランジ
スタの周囲に形成される他の能動素子の構造については
示しておらず、また、従来例に示される部位と同一の部
位については同一の符号を付してある。
【００１１】同図に示すように、本実施例のＰＮＰ型の
サブストレート型トランジスタは、従来のＰＮＰ型のサ
ブストレート型トランジスタと同様に、ＩＣ全体の母材
を成すためのＰ型不純物を含有するＳｉ（シリコン）等
から成るＰ型半導体基板１から形成されている。Ｐ型半
導体基板１の上方には、Ｎ型不純物を含有する活性ベー
ス領域としてのＮ型エピタキシャル層２が所定の深度（
厚み）で設けられており、そのＮ型エピタキシャル層２
の周辺部には、Ｐ型不純物を高濃度に含有するＰ＋ 型
コレクタ領域３が設けられている。なお、このＰ＋ 型
コレクタ領域３の導電型とＰ型半導体基板１の導電型と
は同一であって電気的に同電位であるので、Ｐ型半導体
基板１は実質的なコレクタ領域として作用するようにな
る。
サブストレート型トランジスタは、従来のＰＮＰ型のサ
ブストレート型トランジスタと同様に、ＩＣ全体の母材
を成すためのＰ型不純物を含有するＳｉ（シリコン）等
から成るＰ型半導体基板１から形成されている。Ｐ型半
導体基板１の上方には、Ｎ型不純物を含有する活性ベー
ス領域としてのＮ型エピタキシャル層２が所定の深度（
厚み）で設けられており、そのＮ型エピタキシャル層２
の周辺部には、Ｐ型不純物を高濃度に含有するＰ＋ 型
コレクタ領域３が設けられている。なお、このＰ＋ 型
コレクタ領域３の導電型とＰ型半導体基板１の導電型と
は同一であって電気的に同電位であるので、Ｐ型半導体
基板１は実質的なコレクタ領域として作用するようにな
る。
【００１２】そして、Ｎ型エピタキシャル層２の上層部
には、Ｐ型不純物を高濃度に含有するＰ＋ 型エミッタ
領域４が所定の深度で設けられており、Ｐ＋ 型エミッ
タ領域４から所定の距離を隔てたＮ型エピタキシャル層
２の表層部には、Ｎ型不純物を高濃度に含有するＮ＋
型ベースコンタクト領域５が設けられている。なお、特
に図示してはいないが、Ｎ型エピタキシャル層２はＩＣ
全体にわたって設けられている。
には、Ｐ型不純物を高濃度に含有するＰ＋ 型エミッタ
領域４が所定の深度で設けられており、Ｐ＋ 型エミッ
タ領域４から所定の距離を隔てたＮ型エピタキシャル層
２の表層部には、Ｎ型不純物を高濃度に含有するＮ＋
型ベースコンタクト領域５が設けられている。なお、特
に図示してはいないが、Ｎ型エピタキシャル層２はＩＣ
全体にわたって設けられている。
【００１３】一方、実質的なコレクタ領域として作用す
るＰ型半導体基板１と活性ベース領域として作用するＮ
型エピタキシャル層２とが隣接する部位には、Ａｓ（砒
素）等の所定のＮ型不純物を高濃度に注入することによ
り、Ｎ型エピタキシャル層２と同一の導電型のＮ＋ 型
埋込み層６が数箇所にわたって設けられている。また、
Ｎ型エピタキシャル層２の下層部には、Ｎ＋ 型埋込み
層６が含有するＡｓ等の所定のＮ型不純物を飛散させる
ことにより、Ｎ型エピタキシャル層２と同一の導電型の
Ｎ型オートドープ層７が設けられている。
るＰ型半導体基板１と活性ベース領域として作用するＮ
型エピタキシャル層２とが隣接する部位には、Ａｓ（砒
素）等の所定のＮ型不純物を高濃度に注入することによ
り、Ｎ型エピタキシャル層２と同一の導電型のＮ＋ 型
埋込み層６が数箇所にわたって設けられている。また、
Ｎ型エピタキシャル層２の下層部には、Ｎ＋ 型埋込み
層６が含有するＡｓ等の所定のＮ型不純物を飛散させる
ことにより、Ｎ型エピタキシャル層２と同一の導電型の
Ｎ型オートドープ層７が設けられている。
【００１４】ここで、本実施例に特徴的なＮ＋ 型埋込
み層６及びＮ型オートドープ層７の形成に際しては、以
下に説明するような手法が採られている。図２（（ａ）
〜（ｄ））は、Ｎ＋ 型埋込み層６及びＮ型オートドー
プ層７の形成手法を説明するための工程図である。
み層６及びＮ型オートドープ層７の形成に際しては、以
下に説明するような手法が採られている。図２（（ａ）
〜（ｄ））は、Ｎ＋ 型埋込み層６及びＮ型オートドー
プ層７の形成手法を説明するための工程図である。
【００１５】まず、同図（ａ）及び（ｂ）に示すように
、Ｎ＋ 型埋込み層６の形成に際しては、ＩＣの母材を
成すＰ型半導体基板１の上層部の２箇所の部位に、前も
って、そのＮ＋ 型埋込み層６を形成するための核とな
るＮ＋ 型埋込み核層６ａを形成する。ここで、Ｎ＋
型埋込み核層６ａ自身の形成に際しては、ＩＣに形成さ
れる他の能動素子における当該半導体領域（通常の場合
、本例と同様、Ｎ＋ 型埋込み層を形成するためのＮ＋
型埋込み核層）の形成と同時に、例えば、イオン注入
法等を用いてＡｓ等のＮ型不純物を所望の部位に高濃度
に注入すればよい。
、Ｎ＋ 型埋込み層６の形成に際しては、ＩＣの母材を
成すＰ型半導体基板１の上層部の２箇所の部位に、前も
って、そのＮ＋ 型埋込み層６を形成するための核とな
るＮ＋ 型埋込み核層６ａを形成する。ここで、Ｎ＋
型埋込み核層６ａ自身の形成に際しては、ＩＣに形成さ
れる他の能動素子における当該半導体領域（通常の場合
、本例と同様、Ｎ＋ 型埋込み層を形成するためのＮ＋
型埋込み核層）の形成と同時に、例えば、イオン注入
法等を用いてＡｓ等のＮ型不純物を所望の部位に高濃度
に注入すればよい。
【００１６】次に、同図（ｃ）に示すように、Ｎ＋ 型
埋込み核層６ａが形成されたＰ型半導体基板の上面の全
体にエピタキシャル成長を施し、Ｎ＋ 型埋込み核層６
ａの上面部にＮ＋ 型埋込み拡散層６ｂを形成すると同
時に周辺部にＮ型オートドープ層７を形成する。詳しく
は、１２００℃程度の高温環境下において、キャリアガ
スとしてのＨ２ （水素）にＳｉＨＣｌ３ （トリクロ
ロシラン）を反応させ、その結果として得られるＳｉを
Ｐ型半導体基板の上面に徐々に堆積させるとよい。この
とき、Ｎ＋ 型埋込み核層６ａに注入したＡｓ等のＮ型
不純物は、エピタキシャル成長によってＮ＋ 型埋込み
核層６ａの上面部に堆積するＳｉに拡散してここにＮ＋
型埋込み拡散層６ｂが形成され、その周辺部に堆積す
るＳｉにも飛散してここにＮ型オートドープ層７が形成
される。
埋込み核層６ａが形成されたＰ型半導体基板の上面の全
体にエピタキシャル成長を施し、Ｎ＋ 型埋込み核層６
ａの上面部にＮ＋ 型埋込み拡散層６ｂを形成すると同
時に周辺部にＮ型オートドープ層７を形成する。詳しく
は、１２００℃程度の高温環境下において、キャリアガ
スとしてのＨ２ （水素）にＳｉＨＣｌ３ （トリクロ
ロシラン）を反応させ、その結果として得られるＳｉを
Ｐ型半導体基板の上面に徐々に堆積させるとよい。この
とき、Ｎ＋ 型埋込み核層６ａに注入したＡｓ等のＮ型
不純物は、エピタキシャル成長によってＮ＋ 型埋込み
核層６ａの上面部に堆積するＳｉに拡散してここにＮ＋
型埋込み拡散層６ｂが形成され、その周辺部に堆積す
るＳｉにも飛散してここにＮ型オートドープ層７が形成
される。
【００１７】以下、同図（ｄ）に示すように、上述した
条件でエピタキシャル成長を続けることにより、Ｎ＋
型埋込み拡散層６ｂ及びＮ型オートドープ層７の上方に
所定の深度（厚み）のＮ型エピタキシャル層２を形成し
、これにより、Ｎ＋ 型埋込み層６とともに所望の形態
のＮ型オートドープ層７が得られるようになる。
条件でエピタキシャル成長を続けることにより、Ｎ＋
型埋込み拡散層６ｂ及びＮ型オートドープ層７の上方に
所定の深度（厚み）のＮ型エピタキシャル層２を形成し
、これにより、Ｎ＋ 型埋込み層６とともに所望の形態
のＮ型オートドープ層７が得られるようになる。
【００１８】なお、以上のようにしてＮ型オートドープ
層７が形成されると、このＰＮＰ型のサブストレート型
トランジスタにおけるＮ型エピタキシャル層２（Ｎ型オ
ートドープ層７を含む）からＰ型半導体基板１にかけて
の縦方向の不純物プロファイルは以下のようになる。
層７が形成されると、このＰＮＰ型のサブストレート型
トランジスタにおけるＮ型エピタキシャル層２（Ｎ型オ
ートドープ層７を含む）からＰ型半導体基板１にかけて
の縦方向の不純物プロファイルは以下のようになる。
【００１９】図３は、Ｎ型エピタキシャル層２からＰ型
半導体基板１にかけての縦方向の不純物プロファイルを
示す図である。同図に示すように、Ｎ型エピタキシャル
層２の領域においては、Ｎ型の不純物濃度が一定である
部分と局所的に高い部分とが存在している。このうち、
不純物濃度が局所的に高い部分は、正に、Ｎ型エピタキ
シャル層２よりも不純物濃度が高められたＮ型オートド
ープ層７を示している。そして、Ｎ型オートドープ層７
がＰ型半導体基板１に隣接するＰＮ接合部ではその不純
物濃度が極端に低下し、さらに、Ｐ型半導体基板１の領
域に移ると、Ｐ型の不純物濃度が徐々に高くなって最終
的には一定の値となる。
半導体基板１にかけての縦方向の不純物プロファイルを
示す図である。同図に示すように、Ｎ型エピタキシャル
層２の領域においては、Ｎ型の不純物濃度が一定である
部分と局所的に高い部分とが存在している。このうち、
不純物濃度が局所的に高い部分は、正に、Ｎ型エピタキ
シャル層２よりも不純物濃度が高められたＮ型オートド
ープ層７を示している。そして、Ｎ型オートドープ層７
がＰ型半導体基板１に隣接するＰＮ接合部ではその不純
物濃度が極端に低下し、さらに、Ｐ型半導体基板１の領
域に移ると、Ｐ型の不純物濃度が徐々に高くなって最終
的には一定の値となる。
【００２０】以上のように、このＰＮＰ型のサブストレ
ート型トランジスタは、Ｎ＋ 型埋込み層６と同時に形
成されるＮ型オートドープ層７の作用により、擬似的に
、Ｎ型エピタキシャル層２の下層部の不純物濃度が部分
的に高められるようになる。しかも、Ｎ型オートドープ
層７を含むＮ型エピタキシャル層２の深度（厚み）及び
Ｎ型エピタキシャル層２の主要部の不純物濃度はＩＣに
形成される他の能動素子におけるＮ型エピタキシャル層
の形成条件と等しく、その形成条件によって従来では実
現が困難であった高エミッタ−コレクタ間耐圧ＢＶＥＣ
Ｏ 及び低エミッタ−コレクタ間リーク電流ＩＥＣＯ
のＰＮＰ型のサブストレート型トランジスタがＩＣ上に
得られるようになる。
ート型トランジスタは、Ｎ＋ 型埋込み層６と同時に形
成されるＮ型オートドープ層７の作用により、擬似的に
、Ｎ型エピタキシャル層２の下層部の不純物濃度が部分
的に高められるようになる。しかも、Ｎ型オートドープ
層７を含むＮ型エピタキシャル層２の深度（厚み）及び
Ｎ型エピタキシャル層２の主要部の不純物濃度はＩＣに
形成される他の能動素子におけるＮ型エピタキシャル層
の形成条件と等しく、その形成条件によって従来では実
現が困難であった高エミッタ−コレクタ間耐圧ＢＶＥＣ
Ｏ 及び低エミッタ−コレクタ間リーク電流ＩＥＣＯ
のＰＮＰ型のサブストレート型トランジスタがＩＣ上に
得られるようになる。
【００２１】なお、本実施例では、Ｎ型オートドープ層
７の形成に際してＮ＋ 型埋込み層６に注入したＡｓを
用いた例を挙げて説明したが、このＡｓ以外にも、例え
ば、Ｐ（リン）やＳｂ（アンチモン）等のＮ型不純物を
用いるこができる。ただし、エピタキシャル成長時にお
けるＰの飛散の度合はＡｓよりも大きく、また、Ｓｂの
飛散の度合はＡｓよりも小さいので若干の注意を要する
。この場合、その飛散の度合の違いによってＮ型オート
ドープ層７の不純物濃度が異なったものとなるので、例
えば、Ｎ型オートドープ層７の不純物濃度を一層高めた
いときにはＰを用い、逆に、それを若干低めたいときに
はＳｂを用いればよいであろう。
７の形成に際してＮ＋ 型埋込み層６に注入したＡｓを
用いた例を挙げて説明したが、このＡｓ以外にも、例え
ば、Ｐ（リン）やＳｂ（アンチモン）等のＮ型不純物を
用いるこができる。ただし、エピタキシャル成長時にお
けるＰの飛散の度合はＡｓよりも大きく、また、Ｓｂの
飛散の度合はＡｓよりも小さいので若干の注意を要する
。この場合、その飛散の度合の違いによってＮ型オート
ドープ層７の不純物濃度が異なったものとなるので、例
えば、Ｎ型オートドープ層７の不純物濃度を一層高めた
いときにはＰを用い、逆に、それを若干低めたいときに
はＳｂを用いればよいであろう。
【００２２】以上、本発明の一実施例について詳細に説
明したが、本発明は、ＩＣに形成されるＰＮＰ型のサブ
ストレート型トランジスタへの適用に限定されるもので
はなく、勿論、ＮＰＮ型のサブストレート型トランジス
タへの適用も可能である。この場合には、各半導体領域
の導電型を反対の導電型に変更するだけでよい。
明したが、本発明は、ＩＣに形成されるＰＮＰ型のサブ
ストレート型トランジスタへの適用に限定されるもので
はなく、勿論、ＮＰＮ型のサブストレート型トランジス
タへの適用も可能である。この場合には、各半導体領域
の導電型を反対の導電型に変更するだけでよい。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体基板と活性ベース領域とが隣接する部位
に所定の不純物を高濃度に注入して埋込み層を設け、さ
らに、その埋込み層に注入した不純物を用いて活性ベー
ス領域の下層部にオートドープ層を設けたので、活性ベ
ース領域の主要部の形成条件を何ら変えることなくその
不純物濃度を部分的に高めることが可能となり、これに
伴い、高耐圧・低リーク電流を確保した高い信頼性を有
するサブストレート型の半導体装置が得られるようにな
る。
よれば、半導体基板と活性ベース領域とが隣接する部位
に所定の不純物を高濃度に注入して埋込み層を設け、さ
らに、その埋込み層に注入した不純物を用いて活性ベー
ス領域の下層部にオートドープ層を設けたので、活性ベ
ース領域の主要部の形成条件を何ら変えることなくその
不純物濃度を部分的に高めることが可能となり、これに
伴い、高耐圧・低リーク電流を確保した高い信頼性を有
するサブストレート型の半導体装置が得られるようにな
る。
【００２４】また、以上のような効果を得る目的で埋込
み層を設ける際にはディメンジョンを一切変更する必要
がなく、さらに、その埋込み層はＩＣに形成される他の
能動素子における当該半導体領域と同時に形成すること
が可能であるので、その適用に際しては、マスク・パタ
ーンのわずかな変更だけで所望のオートドープ層を容易
に設けることができる。
み層を設ける際にはディメンジョンを一切変更する必要
がなく、さらに、その埋込み層はＩＣに形成される他の
能動素子における当該半導体領域と同時に形成すること
が可能であるので、その適用に際しては、マスク・パタ
ーンのわずかな変更だけで所望のオートドープ層を容易
に設けることができる。
【図１】ＩＣの一部に形成される本発明の一実施例に係
るＰＮＰ型のサブストレート型トランジスタの構造を示
す縦断面図である。
るＰＮＰ型のサブストレート型トランジスタの構造を示
す縦断面図である。
【図２】Ｎ＋ 型埋込み層及びＮ型オートドープ層の形
成手法を説明するための工程図である。
成手法を説明するための工程図である。
【図３】Ｎ型エピタキシャル層からＰ型半導体基板にか
けての縦方向の不純物プロファイルを示す図である。
けての縦方向の不純物プロファイルを示す図である。
【図４】ＩＣの一部に形成される従来のＰＮＰ型のサブ
ストレート型トランジスタの構造を示す縦断面図である
。
ストレート型トランジスタの構造を示す縦断面図である
。
１ Ｐ型半導体基板
２ Ｎ型エピタキシャル層
３ Ｐ＋ 型コレクタ領域
４ Ｐ＋ 型エミッタ領域
５ Ｎ＋ 型ベースコンタクト領域６
Ｎ＋ 型埋込み層 ７ Ｎ型オートドープ層
Ｎ＋ 型埋込み層 ７ Ｎ型オートドープ層
Claims (1)
- 【請求項１】 コレクタ領域を成す所定の導電型の半
導体基板の上方に該半導体基板と反対の導電型の活性ベ
ース領域を設けて成る半導体装置において、前記半導体
基板と前記活性ベース領域とが隣接する部位に所定の不
純物を高濃度に注入して前記活性ベース領域と同一の導
電型の埋込み層を設け、さらに、前記活性ベース領域の
下層部に前記埋込み層が含有する所定の不純物を飛散さ
せて前記活性ベース領域と同一の導電型のオートドープ
層を設けて成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070688A JPH04306839A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070688A JPH04306839A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306839A true JPH04306839A (ja) | 1992-10-29 |
Family
ID=13438835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070688A Pending JPH04306839A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696004A (en) * | 1993-06-02 | 1997-12-09 | Nissan Motor Co., Ltd. | Method of producing semiconductor device with a buried layer |
-
1991
- 1991-04-03 JP JP3070688A patent/JPH04306839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696004A (en) * | 1993-06-02 | 1997-12-09 | Nissan Motor Co., Ltd. | Method of producing semiconductor device with a buried layer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010109 |