JPH04306882A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH04306882A JPH04306882A JP3192656A JP19265691A JPH04306882A JP H04306882 A JPH04306882 A JP H04306882A JP 3192656 A JP3192656 A JP 3192656A JP 19265691 A JP19265691 A JP 19265691A JP H04306882 A JPH04306882 A JP H04306882A
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- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタお
よびその製造方法に関し、特にアルミニウムをゲ−ト電
極に用い、ソ−ス領域およびドレイン領域を該ゲ−ト電
極の位置と自動的に合わせて形成した自己整合型のＭＯ
Ｓトランジスタおよびその製造方法に関する。
よびその製造方法に関し、特にアルミニウムをゲ−ト電
極に用い、ソ−ス領域およびドレイン領域を該ゲ−ト電
極の位置と自動的に合わせて形成した自己整合型のＭＯ
Ｓトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】従来から、ＭＯＳトランジスタ、例えば
、ｎチャネルＭＯＳトランジスタを形成する際には図３
に示すような製造方法が知られている。まず、（ａ）に
示すように、基板１上に半導体層となる多結晶シリコン
膜２をＣＶＤ法などで形成する。（ｂ）に示すように、
リン（Ｐ）などを含む低抵抗のｎ型多結晶シリコン膜を
全面に堆積した後、写真製版技術を用いてソ−ス領域３
およびドレイン領域４となるｎ型多結晶シリコン膜のパ
タ−ンを形成する。（ｃ）に示すように、ゲ−ト絶縁膜
となる二酸化シリコン（ＳｉＯ２）膜５をＣＶＤ法など
で全面に堆積した後、ソ−ス領域３およびドレイン領域
４上にコンタクトホ−ルを形成した後、アルミニウム（
Ａｌ）などで引出し電極６とゲ−ト電極７を形成する。 そして４００℃程度の熱処理を施して、ＭＯＳトランジ
スタ製造の基本的なプロセスを完了する。なお、アルミ
ニウムは、金、銀、銅と同程度の抵抗率を有する低抵抗
材料であり、シリコン半導体プロセスでは配線材料とし
て広く用いられている。
、ｎチャネルＭＯＳトランジスタを形成する際には図３
に示すような製造方法が知られている。まず、（ａ）に
示すように、基板１上に半導体層となる多結晶シリコン
膜２をＣＶＤ法などで形成する。（ｂ）に示すように、
リン（Ｐ）などを含む低抵抗のｎ型多結晶シリコン膜を
全面に堆積した後、写真製版技術を用いてソ−ス領域３
およびドレイン領域４となるｎ型多結晶シリコン膜のパ
タ−ンを形成する。（ｃ）に示すように、ゲ−ト絶縁膜
となる二酸化シリコン（ＳｉＯ２）膜５をＣＶＤ法など
で全面に堆積した後、ソ−ス領域３およびドレイン領域
４上にコンタクトホ−ルを形成した後、アルミニウム（
Ａｌ）などで引出し電極６とゲ−ト電極７を形成する。 そして４００℃程度の熱処理を施して、ＭＯＳトランジ
スタ製造の基本的なプロセスを完了する。なお、アルミ
ニウムは、金、銀、銅と同程度の抵抗率を有する低抵抗
材料であり、シリコン半導体プロセスでは配線材料とし
て広く用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、写真製版工程でソ−ス領域３および
ドレイン領域４を形成した後に、別な写真製版工程でゲ
−ト電極７の位置を合わせているため、ゲ−ト電極とソ
−ス領域およびドレイン領域との位置合わせに誤差が生
じる。つまり、ゲ−ト電極とソ−ス領域およびドレイン
領域との位置を自己整合的に合わせることができないた
め、従来の構造のＭＯＳトランジスタでは、ゲ−ト電極
がソ−ス領域およびドレイン領域と充分に重なり合うよ
うな構造になっていた。このため、ゲ−ト電極とソ−ス
領域間およびゲ−ト電極とドレイン領域間に静電容量が
発生し、高速動作のトランジスタには適さない構造であ
った。
来の製造方法では、写真製版工程でソ−ス領域３および
ドレイン領域４を形成した後に、別な写真製版工程でゲ
−ト電極７の位置を合わせているため、ゲ−ト電極とソ
−ス領域およびドレイン領域との位置合わせに誤差が生
じる。つまり、ゲ−ト電極とソ−ス領域およびドレイン
領域との位置を自己整合的に合わせることができないた
め、従来の構造のＭＯＳトランジスタでは、ゲ−ト電極
がソ−ス領域およびドレイン領域と充分に重なり合うよ
うな構造になっていた。このため、ゲ−ト電極とソ−ス
領域間およびゲ−ト電極とドレイン領域間に静電容量が
発生し、高速動作のトランジスタには適さない構造であ
った。
【０００４】一方、ゲ−ト電極が、例えば、ｎ型（ｐ型
）多結晶シリコン膜のような高融点の材料であれば、ｎ
型（ｐ型）多結晶シリコン膜で形成したゲ−ト電極をマ
スク材にしてリンイオンなどをシリコン層にイオン注入
した後、１０００℃でアニ−ルして、ゲ−ト電極と自己
整合的にソ−ス領域およびドレイン領域をシリコン層に
形成できる。ここで、シリコン層にイオン注入したリン
などの不純物元素を電気的に活性化するためには、６０
０℃以上の熱処理が必要である。このため、融点が６６
０℃と低いアルミニウムをゲ−ト電極に用いる方法では
、この熱処理でアルミニウムのパタ−ンが変形するため
、ゲ−ト電極と自己整合的にソ−ス領域およびドレイン
領域を形成する構造には使用できなかった。
）多結晶シリコン膜のような高融点の材料であれば、ｎ
型（ｐ型）多結晶シリコン膜で形成したゲ−ト電極をマ
スク材にしてリンイオンなどをシリコン層にイオン注入
した後、１０００℃でアニ−ルして、ゲ−ト電極と自己
整合的にソ−ス領域およびドレイン領域をシリコン層に
形成できる。ここで、シリコン層にイオン注入したリン
などの不純物元素を電気的に活性化するためには、６０
０℃以上の熱処理が必要である。このため、融点が６６
０℃と低いアルミニウムをゲ−ト電極に用いる方法では
、この熱処理でアルミニウムのパタ−ンが変形するため
、ゲ−ト電極と自己整合的にソ−ス領域およびドレイン
領域を形成する構造には使用できなかった。
【０００５】
【課題を解決するための手段】請求項１のＭＯＳトラン
ジスタは、ソ−ス領域およびドレイン領域を含む半導体
層の上に、ゲ−ト絶縁膜、ゲ−ト電極を順に積層してな
るＭＯＳトランジスタにおいて、該ゲ−ト電極がアルミ
ニウムを９０％以上含む材料あるいはアルミニウムを９
０％以上含む材料を少なくとも１層以上含む多層膜であ
り、該ゲ−ト電極と自己整合的にソ−ス領域およびドレ
イン領域を形成したことを特徴とする。
ジスタは、ソ−ス領域およびドレイン領域を含む半導体
層の上に、ゲ−ト絶縁膜、ゲ−ト電極を順に積層してな
るＭＯＳトランジスタにおいて、該ゲ−ト電極がアルミ
ニウムを９０％以上含む材料あるいはアルミニウムを９
０％以上含む材料を少なくとも１層以上含む多層膜であ
り、該ゲ−ト電極と自己整合的にソ−ス領域およびドレ
イン領域を形成したことを特徴とする。
【０００６】請求項２のＭＯＳトランジスタの製造方法
は、該ＭＯＳトランジスタのソ−ス領域およびドレイン
領域を半導体層に形成する際に、該ゲ−ト電極を含むパ
タ−ンをマスク材にして該半導体層に不純物元素を導入
する工程と、該不純物元素が導入された該半導体層をイ
オン注入で低抵抗化する工程を含むことを特徴とする。
は、該ＭＯＳトランジスタのソ−ス領域およびドレイン
領域を半導体層に形成する際に、該ゲ−ト電極を含むパ
タ−ンをマスク材にして該半導体層に不純物元素を導入
する工程と、該不純物元素が導入された該半導体層をイ
オン注入で低抵抗化する工程を含むことを特徴とする。
【０００７】請求項３のＭＯＳトランジスタの製造方法
は、該ＭＯＳトランジスタのソ−ス領域およびドレイン
領域を半導体層に形成する際に、該ゲ−ト電極を含むパ
タ−ンをマスク材にして該半導体層に不純物元素をイオ
ン注入することにより該半導体層を低抵抗化することを
特徴とする。
は、該ＭＯＳトランジスタのソ−ス領域およびドレイン
領域を半導体層に形成する際に、該ゲ−ト電極を含むパ
タ−ンをマスク材にして該半導体層に不純物元素をイオ
ン注入することにより該半導体層を低抵抗化することを
特徴とする。
【０００８】請求項４のＭＯＳトランジスタの製造方法
は、該イオン注入の際に、該ゲ−ト電極の軟化点あるい
は該基板の軟化点のいずれか低い方の温度以下で基板を
加熱することを特徴とする。
は、該イオン注入の際に、該ゲ−ト電極の軟化点あるい
は該基板の軟化点のいずれか低い方の温度以下で基板を
加熱することを特徴とする。
【０００９】本発明においては、アルミニウムからなる
ゲ−ト電極が変形しない温度で、半導体層（膜）中の不
純物元素を活性化して低抵抗の半導体層（膜）を得るた
めに、イオン注入法を用いている。
ゲ−ト電極が変形しない温度で、半導体層（膜）中の不
純物元素を活性化して低抵抗の半導体層（膜）を得るた
めに、イオン注入法を用いている。
【００１０】注入するイオン種としては、半導体層（膜
）の構成元素あるいは半導体層（膜）に悪影響を及ぼさ
ない元素が好ましく、シリコン半導体層（膜）ではシリ
コンの他に希ガスが例示でき、化合物半導体では構成元
素（例えば、ＧａＡｓ半導体ではＧａおよびＡｓ）の他
に希ガスが例示できる。なお、例えばシリコン半導体層
（膜）では、酸素および窒素のようにシリコンと反応し
て化合物を形成するような元素および、重金属元素のよ
うにシリコン半導体層（膜）の特性を悪化させる元素は
好ましくない。
）の構成元素あるいは半導体層（膜）に悪影響を及ぼさ
ない元素が好ましく、シリコン半導体層（膜）ではシリ
コンの他に希ガスが例示でき、化合物半導体では構成元
素（例えば、ＧａＡｓ半導体ではＧａおよびＡｓ）の他
に希ガスが例示できる。なお、例えばシリコン半導体層
（膜）では、酸素および窒素のようにシリコンと反応し
て化合物を形成するような元素および、重金属元素のよ
うにシリコン半導体層（膜）の特性を悪化させる元素は
好ましくない。
【００１１】また、イオンの加速エネルギ−および注入
量は、所望の注入深さおよび半導体層（膜）の膜種等に
より必要に応じて調整できるが、通常各々、加速エネル
ギ−１ｋｅＶ〜５ＭｅＶ、注入量１×１０１４〜１×１
０１８個／ｃｍ２が好ましい。ここで、イオン注入の深
さは半導体層（膜）にイオンが注入されるようにするこ
とが好ましいが、イオン注入の深さを浅くして半導体層
（膜）の表層だけにイオン注入を行っても、イオンが注
入される深さまでは本発明の効果が現れる。また、イオ
ンの注入量は不純物元素の活性化が起こり半導体層（膜
）が所望の抵抗値まで低抵抗化されるまでの量であるこ
とが好ましく、これよりも少ないと不純物元素の活性化
が不十分であるため本発明の効果が現れにくい。
量は、所望の注入深さおよび半導体層（膜）の膜種等に
より必要に応じて調整できるが、通常各々、加速エネル
ギ−１ｋｅＶ〜５ＭｅＶ、注入量１×１０１４〜１×１
０１８個／ｃｍ２が好ましい。ここで、イオン注入の深
さは半導体層（膜）にイオンが注入されるようにするこ
とが好ましいが、イオン注入の深さを浅くして半導体層
（膜）の表層だけにイオン注入を行っても、イオンが注
入される深さまでは本発明の効果が現れる。また、イオ
ンの注入量は不純物元素の活性化が起こり半導体層（膜
）が所望の抵抗値まで低抵抗化されるまでの量であるこ
とが好ましく、これよりも少ないと不純物元素の活性化
が不十分であるため本発明の効果が現れにくい。
【００１２】以上では、予め半導体層（膜）に含まれて
いる不純物元素をイオン注入法で活性化して低抵抗の半
導体層（膜）を形成することについて説明したが、真性
半導体層（膜）にｎ型あるいはｐ型の不純物元素をイオ
ン注入し、イオン注入だけで不純物元素の添加と該不純
物元素の活性化を行っても良い。例えば、ノンド−プの
シリコン半導体層（膜）にリンイオンあるいはホウ素イ
オンをイオン注入して、イオン注入だけで低抵抗のｎ型
シリコン層あるいはｐ型シリコン層を形成しても良い。
いる不純物元素をイオン注入法で活性化して低抵抗の半
導体層（膜）を形成することについて説明したが、真性
半導体層（膜）にｎ型あるいはｐ型の不純物元素をイオ
ン注入し、イオン注入だけで不純物元素の添加と該不純
物元素の活性化を行っても良い。例えば、ノンド−プの
シリコン半導体層（膜）にリンイオンあるいはホウ素イ
オンをイオン注入して、イオン注入だけで低抵抗のｎ型
シリコン層あるいはｐ型シリコン層を形成しても良い。
【００１３】また、イオン注入の際に、アルミニウム等
からなるゲ−ト電極の軟化点あるいは基板の軟化点のい
ずれか低い方の温度以下で基板の加熱を行っても良い。
からなるゲ−ト電極の軟化点あるいは基板の軟化点のい
ずれか低い方の温度以下で基板の加熱を行っても良い。
【００１４】本発明に用いるゲ−ト電極としては、純粋
なアルミニウムの他に、シリコン半導体プロセスで広く
用いられている、シリコンを添加したアルミニウム、シ
リコンと銅を添加したアルミニウムなどが使用できる。 また、これ等のアルミニウムを主成分とする材料と例え
ばｎ型（ｐ型）多結晶シリコンなどの低抵抗材料とを積
層して用いても良い。
なアルミニウムの他に、シリコン半導体プロセスで広く
用いられている、シリコンを添加したアルミニウム、シ
リコンと銅を添加したアルミニウムなどが使用できる。 また、これ等のアルミニウムを主成分とする材料と例え
ばｎ型（ｐ型）多結晶シリコンなどの低抵抗材料とを積
層して用いても良い。
【００１５】本発明に用いる基板としては、半導体層（
膜）を基板上に形成する際には、絶縁層付きシリコン基
板、石英ガラス基板などの他にも、何れの基板も使用で
き、特に、ガラス基板は安価であることから工業的にも
好ましい。また、本発明では半導体基板そのものを半導
体層として用いることもできるので、シリコン基板等の
半導体基板も使用できる。
膜）を基板上に形成する際には、絶縁層付きシリコン基
板、石英ガラス基板などの他にも、何れの基板も使用で
き、特に、ガラス基板は安価であることから工業的にも
好ましい。また、本発明では半導体基板そのものを半導
体層として用いることもできるので、シリコン基板等の
半導体基板も使用できる。
【００１６】
【作用】本発明は、従来の自己整合型ＭＯＳトランジス
タのゲ−ト電極にアルミニウムが用いられない理由が、
ゲ−ト電極の形成後にｎ型およびｐ型不純物元素を活性
化する際の温度が６００℃以上と高いことに鑑みなされ
たものであって、本発明によればｎ型およびｐ型不純物
元素の活性化をイオン注入法で行っているため、熱処理
を用いることなくｎ型およびｐ型半導体層（膜）を形成
することができる。
タのゲ−ト電極にアルミニウムが用いられない理由が、
ゲ−ト電極の形成後にｎ型およびｐ型不純物元素を活性
化する際の温度が６００℃以上と高いことに鑑みなされ
たものであって、本発明によればｎ型およびｐ型不純物
元素の活性化をイオン注入法で行っているため、熱処理
を用いることなくｎ型およびｐ型半導体層（膜）を形成
することができる。
【００１７】
【実施例】以下に実施例を挙げて、本発明をより具体的
に説明する。 実施例１ 図１は本発明の一実施例によるＭＯＳトランジスタの製
造方法を示す断面図である。（ａ）に示すように、Ｎａ
２Ｏを１３％含むソ−ダライムガラスの表面に二酸化シ
リコン膜を１μｍ堆積したガラス基板１０の上に、半導
体層となる非晶質シリコン膜をスパッタ法などで１００
ｎｍ堆積した後、シリコンイオンを全面に１００ｋｅＶ
の加速エネルギ−で１０μＡ／ｃｍ２のビ−ム電流密度
で１×１０１７個／ｃｍ２イオン注入して該非晶質シリ
コン膜を多結晶化し、写真製版技術を用いて多結晶シリ
コン膜２のパタ−ンを形成し、ゲ−ト絶縁膜となる二酸
化シリコン膜５を基板加熱温度４００℃でＣＶＤ法など
で１００ｎｍ堆積し、ゲ−ト電極７となるアルミニウム
をスパッタ法などで１μｍ堆積した後、さらに、該アル
ミニウムの保護膜として非晶質シリコン膜８をスパッタ
法などで５００ｎｍ堆積した後、写真製版技術を用いて
、非晶質シリコン膜８とアルミニウムからなるゲ−ト電
極７のパタ−ンを形成した。（ｂ）に示すように、将来
ソ−ス領域、ドレイン領域となる部分にｎ型の不純物層
を形成するために、リンイオン９を全面に１３０ｋｅＶ
の加速エネルギ−で５×１０１５個／ｃｍ２イオン注入
した。この加速エネルギ−では、リンイオン９は二酸化
シリコン膜５を介して多結晶シリコン膜２にイオン注入
される。同時に、非晶質シリコン膜８にもイオン注入さ
れるが、非晶質シリコン膜８の直下のアルミニウムから
なるゲ−ト電極７にはイオン注入されない。（ｃ）に示
すように、多結晶シリコン膜２に含まれるリンを活性化
するために、シリコンイオン１１を全面に１８０ｋｅＶ
の加速エネルギ−で５μＡ／ｃｍ２のビ−ム電流密度で
１×１０１７個／ｃｍ２イオン注入した。このシリコン
イオン１１のイオン注入により、リンイオン９をイオン
注入した多結晶シリコン膜２のシ−ト抵抗は１０７Ω／
□から１０２Ω／□に低下し、低抵抗のｎ型シリコン層
であるソ−ス領域３、ドレイン領域４が、アルミニウム
からなるゲ−ト電極７と自己整合的に形成できた。イオ
ン注入の保護膜に用いた非晶質シリコン膜８を四フッ化
炭素（ＣＦ４）のプラズマエッチング法で選択的に除去
した。さらに、（ｄ）に示すように、全面に二酸化シリ
コン膜１２を基板加熱温度４００℃でＣＶＤ法などで３
００ｎｍ堆積し、ソ−ス領域３およびドレイン領域４上
にコンタクトホ−ルを形成した後、アルミニウムで引出
し電極６を形成した。そして４００℃程度の熱処理を施
して、ガラス基板１０上でのＭＯＳトランジスタの製造
を完了した。本発明の実施例では、イオン注入による基
板の加熱温度は４００℃以下であり、全工程を４００℃
以下で行えているため、ゲ−ト電極に用いたアルミニウ
ムの熱処理による劣化は生じなかった。
に説明する。 実施例１ 図１は本発明の一実施例によるＭＯＳトランジスタの製
造方法を示す断面図である。（ａ）に示すように、Ｎａ
２Ｏを１３％含むソ−ダライムガラスの表面に二酸化シ
リコン膜を１μｍ堆積したガラス基板１０の上に、半導
体層となる非晶質シリコン膜をスパッタ法などで１００
ｎｍ堆積した後、シリコンイオンを全面に１００ｋｅＶ
の加速エネルギ−で１０μＡ／ｃｍ２のビ−ム電流密度
で１×１０１７個／ｃｍ２イオン注入して該非晶質シリ
コン膜を多結晶化し、写真製版技術を用いて多結晶シリ
コン膜２のパタ−ンを形成し、ゲ−ト絶縁膜となる二酸
化シリコン膜５を基板加熱温度４００℃でＣＶＤ法など
で１００ｎｍ堆積し、ゲ−ト電極７となるアルミニウム
をスパッタ法などで１μｍ堆積した後、さらに、該アル
ミニウムの保護膜として非晶質シリコン膜８をスパッタ
法などで５００ｎｍ堆積した後、写真製版技術を用いて
、非晶質シリコン膜８とアルミニウムからなるゲ−ト電
極７のパタ−ンを形成した。（ｂ）に示すように、将来
ソ−ス領域、ドレイン領域となる部分にｎ型の不純物層
を形成するために、リンイオン９を全面に１３０ｋｅＶ
の加速エネルギ−で５×１０１５個／ｃｍ２イオン注入
した。この加速エネルギ−では、リンイオン９は二酸化
シリコン膜５を介して多結晶シリコン膜２にイオン注入
される。同時に、非晶質シリコン膜８にもイオン注入さ
れるが、非晶質シリコン膜８の直下のアルミニウムから
なるゲ−ト電極７にはイオン注入されない。（ｃ）に示
すように、多結晶シリコン膜２に含まれるリンを活性化
するために、シリコンイオン１１を全面に１８０ｋｅＶ
の加速エネルギ−で５μＡ／ｃｍ２のビ−ム電流密度で
１×１０１７個／ｃｍ２イオン注入した。このシリコン
イオン１１のイオン注入により、リンイオン９をイオン
注入した多結晶シリコン膜２のシ−ト抵抗は１０７Ω／
□から１０２Ω／□に低下し、低抵抗のｎ型シリコン層
であるソ−ス領域３、ドレイン領域４が、アルミニウム
からなるゲ−ト電極７と自己整合的に形成できた。イオ
ン注入の保護膜に用いた非晶質シリコン膜８を四フッ化
炭素（ＣＦ４）のプラズマエッチング法で選択的に除去
した。さらに、（ｄ）に示すように、全面に二酸化シリ
コン膜１２を基板加熱温度４００℃でＣＶＤ法などで３
００ｎｍ堆積し、ソ−ス領域３およびドレイン領域４上
にコンタクトホ−ルを形成した後、アルミニウムで引出
し電極６を形成した。そして４００℃程度の熱処理を施
して、ガラス基板１０上でのＭＯＳトランジスタの製造
を完了した。本発明の実施例では、イオン注入による基
板の加熱温度は４００℃以下であり、全工程を４００℃
以下で行えているため、ゲ−ト電極に用いたアルミニウ
ムの熱処理による劣化は生じなかった。
【００１８】この後、ＭＯＳトランジスタの電気特性を
測定したところ、本実施例で説明したソ−ダライムガラ
ス上のＭＯＳトランジスタは、石英ガラス上で１０００
℃の熱処理により従来法で製造したＭＯＳトランジスタ
よりも高速動作が得られた。
測定したところ、本実施例で説明したソ−ダライムガラ
ス上のＭＯＳトランジスタは、石英ガラス上で１０００
℃の熱処理により従来法で製造したＭＯＳトランジスタ
よりも高速動作が得られた。
【００１９】実施例２
図２は本発明の一実施例によるＭＯＳトランジスタの製
造方法を示す断面図である。（ａ）に示すように、素子
分離用の二酸化シリコン膜１３を形成したｐ型シリコン
基板１４に、ゲ−ト絶縁膜となる二酸化シリコン膜５を
１０００℃の熱酸化で１００ｎｍ形成し、ゲ−ト電極７
となるアルミニウムをスパッタ法などで１μｍ堆積した
後、さらに、該アルミニウムの保護膜として非晶質シリ
コン膜８をスパッタ法などで５００ｎｍ堆積した後、写
真製版技術を用いて、非晶質シリコン膜８とアルミニウ
ムからなるゲ−ト電極７のパタ−ンを形成した。（ｂ）
に示すように、将来ソ−ス領域、ドレイン領域になる部
分にｎ型の不純物層を形成するために、リンイオン９を
全面に１３０ｋｅＶの加速エネルギ−で５×１０１５個
／ｃｍ２イオン注入した。この加速エネルギ−では、リ
ンイオン９は二酸化シリコン膜５を介してｐ型シリコン
基板１４にイオン注入される。同時に、非晶質シリコン
膜８にもイオン注入されるが、非晶質シリコン膜８の直
下のアルミニウムからなるゲ−ト電極７にはイオン注入
されない。（ｃ）に示すように、ｐ型シリコン基板１４
に含まれるリンを活性化するために、シリコンイオン１
１を全面に１８０ｋｅＶの加速エネルギ−で５μＡ／ｃ
ｍ２のビ−ム電流密度で１×１０１７個／ｃｍ２イオン
注入した。このシリコンイオン１１のイオン注入により
、リンイオン９をイオン注入したｐ型シリコン基板１４
のシ−ト抵抗は１０７Ω／□から１０２Ω／□に低下し
、低抵抗のｎ型シリコン層であるソ−ス領域３、ドレイ
ン領域４が、アルミニウムからなるゲ−ト電極７と自己
整合的に形成できた。イオン注入の保護膜に用いた非晶
質シリコン膜８をＣＦ４のプラズマエッチング法で選択
的に除去した。さらに、（ｄ）に示すように、全面に二
酸化シリコン膜１２を基板加熱温度４００℃でＣＶＤ法
などで３００ｎｍ堆積し、ソ−ス領域３およびドレイン
領域４上にコンタクトホ−ルを形成した後、アルミニウ
ムで引出し電極６を形成した。そして４００℃程度の熱
処理を施して、ｐ型シリコン基板でのＭＯＳトランジス
タの製造を完了した。本発明の実施例では、イオン注入
による基板の加熱温度は４００℃以下であり、アルミニ
ウム形成後の熱処理を４００℃以下で行えているため、
ゲ−ト電極に用いたアルミニウムの熱処理による劣化は
生じなかった。
造方法を示す断面図である。（ａ）に示すように、素子
分離用の二酸化シリコン膜１３を形成したｐ型シリコン
基板１４に、ゲ−ト絶縁膜となる二酸化シリコン膜５を
１０００℃の熱酸化で１００ｎｍ形成し、ゲ−ト電極７
となるアルミニウムをスパッタ法などで１μｍ堆積した
後、さらに、該アルミニウムの保護膜として非晶質シリ
コン膜８をスパッタ法などで５００ｎｍ堆積した後、写
真製版技術を用いて、非晶質シリコン膜８とアルミニウ
ムからなるゲ−ト電極７のパタ−ンを形成した。（ｂ）
に示すように、将来ソ−ス領域、ドレイン領域になる部
分にｎ型の不純物層を形成するために、リンイオン９を
全面に１３０ｋｅＶの加速エネルギ−で５×１０１５個
／ｃｍ２イオン注入した。この加速エネルギ−では、リ
ンイオン９は二酸化シリコン膜５を介してｐ型シリコン
基板１４にイオン注入される。同時に、非晶質シリコン
膜８にもイオン注入されるが、非晶質シリコン膜８の直
下のアルミニウムからなるゲ−ト電極７にはイオン注入
されない。（ｃ）に示すように、ｐ型シリコン基板１４
に含まれるリンを活性化するために、シリコンイオン１
１を全面に１８０ｋｅＶの加速エネルギ−で５μＡ／ｃ
ｍ２のビ−ム電流密度で１×１０１７個／ｃｍ２イオン
注入した。このシリコンイオン１１のイオン注入により
、リンイオン９をイオン注入したｐ型シリコン基板１４
のシ−ト抵抗は１０７Ω／□から１０２Ω／□に低下し
、低抵抗のｎ型シリコン層であるソ−ス領域３、ドレイ
ン領域４が、アルミニウムからなるゲ−ト電極７と自己
整合的に形成できた。イオン注入の保護膜に用いた非晶
質シリコン膜８をＣＦ４のプラズマエッチング法で選択
的に除去した。さらに、（ｄ）に示すように、全面に二
酸化シリコン膜１２を基板加熱温度４００℃でＣＶＤ法
などで３００ｎｍ堆積し、ソ−ス領域３およびドレイン
領域４上にコンタクトホ−ルを形成した後、アルミニウ
ムで引出し電極６を形成した。そして４００℃程度の熱
処理を施して、ｐ型シリコン基板でのＭＯＳトランジス
タの製造を完了した。本発明の実施例では、イオン注入
による基板の加熱温度は４００℃以下であり、アルミニ
ウム形成後の熱処理を４００℃以下で行えているため、
ゲ−ト電極に用いたアルミニウムの熱処理による劣化は
生じなかった。
【００２０】この後、ＭＯＳトランジスタの電気特性を
測定したところ、本実施例で説明したＭＯＳトランジス
タは、従来法で製造したＭＯＳトランジスタよりも高速
動作が得られた。
測定したところ、本実施例で説明したＭＯＳトランジス
タは、従来法で製造したＭＯＳトランジスタよりも高速
動作が得られた。
【００２１】なお、本実施例では、非晶質シリコン膜８
をソ−ス領域３、ドレイン領域４の形成後に除去したが
、リンイオン９のイオン注入およびシリコンイオン１１
のイオン注入で非晶質シリコン膜８は低抵抗のｎ型多結
晶シリコン膜になっているので、除去せずに、ゲ−ト電
極の一部として使用することもできる。また、本実施例
では、ソ−ス領域３、ドレイン領域４を形成する際に、
リンイオン９をイオン注入した後に、シリコンイオン１
１のイオン注入によりリンを電気的に活性化してソ−ス
領域３、ドレイン領域４を低抵抗化したが、リンイオン
９を多量にイオン注入してリンのイオン注入だけでソ−
ス領域３、ドレイン領域４を形成しても良い。また、Ｍ
ＯＳトランジスタを安定化させるために、ゲ−ト絶縁膜
の二酸化シリコン膜５とアルミニウムからなるゲ−ト電
極７との間にＣＶＤ法などで形成したリン添加多結晶シ
リコン膜を入れても良い。
をソ−ス領域３、ドレイン領域４の形成後に除去したが
、リンイオン９のイオン注入およびシリコンイオン１１
のイオン注入で非晶質シリコン膜８は低抵抗のｎ型多結
晶シリコン膜になっているので、除去せずに、ゲ−ト電
極の一部として使用することもできる。また、本実施例
では、ソ−ス領域３、ドレイン領域４を形成する際に、
リンイオン９をイオン注入した後に、シリコンイオン１
１のイオン注入によりリンを電気的に活性化してソ−ス
領域３、ドレイン領域４を低抵抗化したが、リンイオン
９を多量にイオン注入してリンのイオン注入だけでソ−
ス領域３、ドレイン領域４を形成しても良い。また、Ｍ
ＯＳトランジスタを安定化させるために、ゲ−ト絶縁膜
の二酸化シリコン膜５とアルミニウムからなるゲ−ト電
極７との間にＣＶＤ法などで形成したリン添加多結晶シ
リコン膜を入れても良い。
【００２１】
【発明の効果】本発明によれば、低抵抗のアルミニウム
をゲ−ト電極にして自己整合的にソ−ス領域、ドレイン
領域を形成できるので、高速動作のＭＯＳトランジスタ
を製造することができる。
をゲ−ト電極にして自己整合的にソ−ス領域、ドレイン
領域を形成できるので、高速動作のＭＯＳトランジスタ
を製造することができる。
【図１】図１は本発明の一実施例によるＭＯＳトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図２】図２は本発明の別実施例によるＭＯＳトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図３】図３は従来のＭＯＳトランジスタの製造方法を
示す断面図である。
示す断面図である。
１ 基板
２ 多結晶シリコン膜
３ ソ−ス領域
４ ドレイン領域
５ 二酸化シリコン膜
６ 引出し電極
７ ゲ−ト電極
８ 非晶質シリコン膜
９ リンのイオン
１０ ガラス基板
１１ シリコンのイオン
１２ 二酸化シリコン膜、
１３ 二酸化シリコン膜、
１４ ｐ型シリコン基板
Claims (4)
- 【請求項１】 ソ−ス領域およびドレイン領域を含む
半導体層の上に、ゲ−ト絶縁膜、ゲ−ト電極を順に積層
してなるＭＯＳトランジスタにおいて、該ゲ−ト電極が
アルミニウムを９０％以上含む材料あるいはアルミニウ
ムを９０％以上含む材料を少なくとも１層以上含む多層
膜であり、該ゲ−ト電極と自己整合的にソ−ス領域およ
びドレイン領域を形成したことを特徴とするＭＯＳトラ
ンジスタ。 - 【請求項２】 該ＭＯＳトランジスタのソ−ス領域お
よびドレイン領域を半導体層に形成する際に、該ゲ−ト
電極を含むパタ−ンをマスク材にして該半導体層に不純
物元素を導入する工程と、該不純物元素が導入された該
半導体層をイオン注入で低抵抗化する工程を含むことを
特徴とするＭＯＳトランジスタの製造方法。 - 【請求項３】 該ＭＯＳトランジスタのソ−ス領域お
よびドレイン領域を半導体層に形成する際に、該ゲ−ト
電極を含むパタ−ンをマスク材にして該半導体層に不純
物元素をイオン注入することにより該半導体層を低抵抗
化することを特徴とするＭＯＳトランジスタの製造方法
。 - 【請求項４】 該イオン注入の際に、該ゲ−ト電極の
軟化点あるいは該基板の軟化点のいずれか低い方の温度
以下で基板を加熱することを特徴とする請求項２または
３記載のＭＯＳトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192656A JPH04306882A (ja) | 1991-04-03 | 1991-04-03 | Ｍｏｓトランジスタおよびその製造方法 |
| DE4135147A DE4135147A1 (de) | 1990-10-24 | 1991-10-24 | Halbleitereinrichtung und verfahren zu ihrer herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192656A JPH04306882A (ja) | 1991-04-03 | 1991-04-03 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306882A true JPH04306882A (ja) | 1992-10-29 |
Family
ID=16294866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192656A Pending JPH04306882A (ja) | 1990-10-24 | 1991-04-03 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007116470A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1991
- 1991-04-03 JP JP3192656A patent/JPH04306882A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007116470A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | 半導体装置及びその製造方法 |
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