JPH04306915A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレベル変換回路に関し、
特に、バイポーラ・トランジスタによるエミッタ結合論
理回路の論理レベルから、相補型ＭＯＳトランジスタ論
理回路の論理レベルに変換するために使用されるレベル
変換回路に関する。

【０００２】

【従来の技術】従来の、この種のレベル変換回路の一例
が図５に示される。図５に示されるように、本従来例は
、電源端子９２および９７と、接地端子９５および９９
と、入力端子９３および９４と、出力端子９８と、定電
流入力端子９６に対応して、ＰＭＯＳトランジスタ４７
、４８および５３と、ＮＭＯＳトランジスタ４９〜５２
および５４とを備えて構成される。

【０００３】図５において、ＮＭＯＳトランジスタ５１
および５２は、定電流入力端子９６に入力される電流値
と等しい電流を、ＮＭＯＳトランジスタ５２のドレイン
から出力する定電流回路を形成している。入力端子６３
および９４には、それぞれ逆極性のエミッタ結合論理回
路の論理レベル信号（以下、ＥＣＬレベル信号と略称す
る）１０４および１０５が入力される。ＮＭＯＳトラン
ジスタ４９および５０のソースの共通接続点は、前記定
電流回路を形成するＮＭＯＳトランジスタ５２のドレイ
ンに接続され、一つの差動増幅回路を構成している。

【０００４】入力端子９３に入力されるＥＣＬレベル信
号１０４のレベルが、入力端子９４に入力されるＥＣＬ
レベル信号１０５のレベルよりも高くなった瞬間におい
ては、ＮＭＯＳトランジスタ４９に流れる電流量は、Ｎ
ＭＯＳトランジスタ５０に流れる電流量よりも多くなる
。ＮＭＯＳトランジスタ４９のドレインは、ＰＭＯＳト
ランジスタ４７および４８により形成されるカレントミ
ラー回路に対する入力として接続されているので、ＮＭ
ＯＳトランジスタ４９に流れる電流に等しい電流が、Ｐ
ＭＯＳトランジスタ４８のドレインから出力される。 しかしながら、ＰＭＯＳトランジスタ４８のドレインか
ら出力される電流は、ＮＭＯＳトランジスタ５０のドレ
インにおいて、その全電流を取込むことができないため
、余分の電流は、ＮＭＯＳトランジスタ５０のドレイン
、ＰＭＯＳトランジスタ４８のドレイン、ＮＭＯＳトラ
ンジスタ５４のゲートおよびＰＭＯＳトランジスタ５３
のゲート等に介在する寄生容量に電荷として蓄積される
。このため、ＰＭＯＳトランジスタ４８のドレインの電
位は、次第に電源端子９２に印加される電源電圧に近接
するように上昇してゆく。そして、最終的には、ＰＭＯ
Ｓトランジスタ４８のドレインの電位は、電源端子９２
に印加されている電源電圧に等しい電圧となる。

【０００５】逆に、入力端子９４に与えられるＥＣＬレ
ベル信号１０５のレベルの方が高くなった瞬間には、Ｐ
ＭＯＳトランジスタ４８のドレインから出力される電流
よりも、ＮＭＯＳトランジスタ５０のドレインに流入す
る電流の方が多くなるため、ＰＭＯＳトランジスタ４８
のドレインの電位は、接地端子９５に与えられている接
地電位に近接するように低下してゆく。そして、最終的
には、ＮＭＯＳトランジスタ５２のドレインの出力電流
が殆どなくなってしまい、ＮＭＯＳトランジスタ５２の
ドレインとソース間の電位差がなくなるとともに、ＮＭ
ＯＳトランジスタ５０のドレインとソース間の電位差も
なくなってゆく。従って、結局のところ、ＰＭＯＳトラ
ンジスタ４８のドレインとＮＭＯＳトランジスタ５０の
共通接続点の電位は、接地端子９５に与えられている接
地電位に等しくなる。

【０００６】即ち、入力端子９３および９４に入力され
るＥＣＬレベル信号１０４および１０５の電位差に応じ
て、ＰＭＯＳトランジスタ４８とＮＭＯＳトランジスタ
５０のドレインの共通接続点の電位は、電源電位から接
地電位に亘る変化、即ち、略々相補型ＭＯＳ論理回路の
論理レベル（以下、ＭＯＳ論理レベルと略称する）の変
化をする。なお、ＰＭＯＳトランジスタ４８のドレイン
とＮＭＯＳトランジスタ５０のドレインの共通接続点に
、それぞれのゲートが接続されるＮＭＯＳトランジスタ
５４およびＰＭＯＳトランジスタ５３は、得られたＭＯ
Ｓ論理レベル振幅の信号に対応して、出力端子９８に接
続される負荷を駆動することができるように増幅するた
めのインバータを構成しており、これにより、出力端子
９８からは、適正レベルのＭＯＳ論理レベル信号が出力
される。

【０００７】図２（ａ）、（ｂ）および（ｃ）に示され
るのは、それぞれ、入力端子９３および９４より入力さ
れるＥＣＬレベル信号１０４および１０５、および電源
端子９２より流入する電流１０６を示す。なお、図２（
ａ）および（ｂ）において、一点破線は論理ベレルのし
きい値を示し、また、図２（ｃ）および（ｄ）において
、一点破線は電流値０の基準レベルを示している。

【０００８】

【発明が解決しようとする課題】上述した従来のレベル
変換回路においては、入力端子９３に入力されるＥＣＬ
レベル信号１０４のレベルが、入力端子９４に入力され
るＥＣＬレベル信号１０５のレベルよりも高い場合には
、ＰＭＯＳトランジスタ４７、ＮＭＯＳトランジスタ４
９および５２のそれぞれを経由して、電源端子９２より
接地端子９９に電流が流入する。また、入力端子９３に
入力されるＥＣＬレベル信号１０４のレベルが、入力端
子９４に入力されるＥＣＬレベル信号１０５のレベルよ
りも低い場合には、ＮＭＯＳトランジスタ５２には殆ど
電流が流れなくなるため、電源端子から接地端子９９に
対して電流が流れることはない。なお、電源端子９２よ
り流入する実際の消費電流は、更に、入力端子９３に入
力されるＥＣＬレベル信号の立上り時において、ＰＭＯ
Ｓトランジスタ５０を介して、ＰＭＯＳトランジスタ５
０のドレイン、ＮＭＯＳトランジスタ５３のゲートおよ
びＮＭＯＳトランジスタ５４のゲート等に介在する寄生
容量等を充電するために流れる過渡的な電流が加算され
た電流となる。この電源電圧９２より流入する電流１０
６の波形を、図２（ｃ）に示す。

【０００９】このように、従来のレベル変換回路におい
ては、ＥＣＬレベル信号の入力レベるにおける変化およ
びその切替わりに応じて、消費電流が著しく変動する。 半導体集積回路内においては、通常は、この従来のレベ
ル変換回路と、電源および接地の配線を共用する他の回
路が存在するので、共用される電源および接地の配線パ
ターンの有する共通インピーダンスにより、この従来の
レベル変換回路によりもたらされる電源電流変動が電源
電圧の変動を引きおこし、他の回路の動作に対して干渉
を与える。この干渉は、回路動作上望ましいことではな
いので、前述した共通インピーダンスを排除する対策が
とられるが、このためには、付加される配線に伴ない余
分の配線用面積を必要とし、半導体集積回路のレイアウ
ト面積の増大をまねくという欠点がある。

【００１０】

【課題を解決するための手段】第１の発明のレベル変換
回路は、ゲートおよびドレインが第１の定電流入力端子
に接続され、ソースが第１の電源端子に接続される第１
のＰＭＯＳトランジスタと、ソースが前記第１の電源端
子に接続され、ゲートが前記第１の定電流入力端子に接
続される第２のＰＭＯＳトランジスタと、ソースが前記
第１の電源端子に接続され、ゲートが前記第１の定電流
入力端子に接続される第３のＰＭＯＳトランジスタと、
ソースが前記第２のＰＭＯＳトランジスタのドレインに
共通接続され、ゲートが、それぞれ第１および第２の入
力端子に接続されて、差動対を形成する第４および第５
のＰＭＯＳトランジスタと、ソースが共通接続され、ド
レインが、それぞれ前記第３のＰＭＯＳトランジスタの
ドレインと、前記第５のＰＭＯＳトランジスタのドレイ
ンに接続されるとともに、ゲートが、それぞれ前記第１
および第２の入力端子に接続されて差動対を形成する第
１および第２のＮＭＯＳトランジスタと、ドレインおよ
びゲートが第２の定電流入力端子に接続され、ソースが
第１の接地端子に接続される第３のＮＭＯＳトランジス
タと、ドレインが前記第１および第２のＮＭＯＳトラン
ジスタのソースに接続され、ゲートが前記第２の定電流
入力端子に接続されるとともに、ソースが前記第１の接
地端子に接続される第４のＮＭＯＳトランジスタと、ソ
ースが前記第３のＰＭＯＳトランジスタのドレインおよ
び前記第１のＮＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記第１の入力端子に接続される第６のＰ
ＭＯＳトランジスタと、ドレインが前記第６のＰＭＯＳ
トランジスタのドレインに接続され、ゲートが前記第１
の入力端子に接続されるとともに、ソースが前記第４の
ＰＭＯＳトランジスタのドレインに接続される第５のＮ
ＭＯＳトランジスタと、ドレインが前記第５のＮＭＯＳ
トランジスタのソースおよび前記第４のＰＭＯＳトラン
ジスタのドレインに接続され、ゲートが前記第２の定電
流入力端子に接続されるとともに、ソースが前記第１の
接地端子に接続される第６のＮＭＯＳトランジスタと、
ソースが、それぞれ第２の電源端子および第２の接地端
子に接続され、ゲートが前記第５のＰＭＯＳトランジス
タのドレインおよび前記第２のＮＭＯＳトランジスタの
ドレインに共通接続されるとともに、ドレインが第１の
出力端子に共通接続される第７のＰＭＯＳトランジスタ
および第７のＮＭＯＳトランジスタと、を含む第１の緩
衝増幅回路と、ソースが、それぞれ前記第２の電源端子
および前記第２の接地端子に接続され、ゲートが前記第
６のＰＭＯＳトランジスタのドレインおよび前記第５の
ＮＭＯＳトランジスタのドレインに共通接続されるとと
もに、ドレインが第２の出力端子に共通接続される第８
のＰＭＯＳトランジスタおよび第８のＮＭＯＳトランジ
スタと、を含む第２の緩衝増幅回路と、を備えて構成さ
れる。

【００１１】また、本発明は、ゲートおよびドレインが
第１の定電流入力端子に接続され、ソースが第１の電源
端子に接続される第１のＰＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ゲートが前記第１
の定電流入力端子に接続される第２のＰＭＯＳトランジ
スタと、ソースが前記第１の電源端子に接続され、ゲー
トが前記第１の定電流入力端子に接続される第３のＰＭ
ＯＳトランジスタと、ソースが前記第２のＰＭＯＳトラ
ンジスタのドレインに共通接続され、ゲートが、それぞ
れ第１および第２の入力端子に接続されて、差動対を形
成する第４および第５のＰＭＯＳトランジスタと、ソー
スが共通接続され、ドレインが、それぞれ前記第３のＰ
ＭＯＳトランジスタのドレインと、前記第５のＰＭＯＳ
トランジスタのドレインに接続されるとともに、ゲート
が、それぞれ前記第１および第２の入力端子に接続され
て差動対を形成する第１および第２のＮＭＯＳトランジ
スタと、ドレインおよびゲートが第２の定電流入力端子
に接続され、ソースが第１の接地端子に接続される第３
のＮＭＯＳトランジスタと、ドレインが前記第１および
第２のＮＭＯＳトランジスタのソースに接続され、ゲー
トが前記第２の定電流入力端子に接続されるとともに、
ソースが前記第１の接地端子に接続される第４のＮＭＯ
Ｓトランジスタと、ソースが前記第３のＰＭＯＳトラン
ジスタのドレインおよび前記第１のＮＭＯＳトランジス
タのドレインに接続され、ゲートがバイアス電源端子に
接続される第６のＰＭＯＳトランジスタと、ドレインが
前記第６のＰＭＯＳトランジスタのドレインに接続され
、ゲートが前記バイアス電源端子に接続されるとともに
、ソースが前記第４のＰＭＯＳトランジスタのドレイン
に接続される第５のＮＭＯＳトランジスタと、ドレイン
が前記第５のＮＭＯＳトランジスタのソースおよび前記
第４のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートが前記第２の定電流入力端子に接続されるとともに
、ソースが前記第１の接地端子に接続される第６のＮＭ
ＯＳトランジスタと、ソースが、それぞれ第２の電源端
子および第２の接地端子に接続され、ゲートが前記第５
のＰＭＯＳトランジスタのドレインおよび前記第２のＮ
ＭＯＳトランジスタのドレインに共通接続されるととも
に、ドレインが第１の出力端子に共通接続される第７の
ＰＭＯＳトランジスタおよび第７のＮＭＯＳトランジス
タと、を含む第１の緩衝増幅回路と、ソースが、それぞ
れ前記第２の電源端子および前記第２の接地端子に接続
され、ゲートが前記第６のＰＭＯＳトランジスタのドレ
インおよび前記第５のＮＭＯＳトランジスタのドレイン
に共通接続されるとともに、ドレインが第２の出力端子
に共通接続される第８のＰＭＯＳトランジスタおよび第
８のＮＭＯＳトランジスタと、を含む第２の緩衝増幅回
路と、を備えて構成される。

【００１２】なお、本発明は、前記第１の緩衝増幅回路
または第２の緩衝増幅回路の内の何れか一方の緩衝増幅
回路を除去して構成してもよい。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、電源
端子６２および６７と、接地端子６５および７０と、入
力端子６３および６４と、出力端子６８および６９と、
定電流入力端子６１および６６に対応して、ＰＭＯＳト
ランジスタ１〜４、９、１０、１３および１５と、ＮＭ
ＯＳトランジスタ５〜８、１１、１２、１４および１６
とを備えて構成される。

【００１５】図１において、電源端子６２と接地端子６
５の間には、５Ｖ程度の電源電圧が付与されており、同
様に、電源端子６７と接地端子７０の間にも、５Ｖ程度
の電源電圧が付与されている。入力端子６３および６４
よりは、それぞれＥＣＬレベル信号１０１および逆極性
のＥＣＬレベル信号１０２が入力される。また、定電流
端子６１および６６においては、定電流端子６６より流
入する電流と、定電流端子６１より流入する電流とが等
しくなるように設定されている。

【００１６】定電流端子６１および６６に入力される電
流は、それぞれ、ＰＭＯＳトランジスタ１、２、９およ
びＮＭＯＳトランジスタ７、８、１２により構成される
カレントミラー回路により、ＰＭＯＳトランジスタ２お
よび９と、ＮＭＯＳトランジスタ８および１２のドレイ
ンに等しい電流として出力される。ＮＭＯＳトランジス
タ８のドレインは、ＮＭＯＳトランジスタ５および６よ
り成る差動増幅回路に定電流を供給するように構成され
ており、また、ＰＭＯＳトランジスタ２のドレインは、
ＰＭＯＳトランジスタ３および４より成る差動増幅回路
に定電流を供給する。

【００１７】今、入力端子６３より、ＨレベルのＥＣＬ
レベル信号１０１、即ち、ＥＣＬレベル信号のしきい値
電圧（２．５Ｖ）に対して、２５０ｍＶ程度高い電圧値
のＥＣＬレベル信号１０１を入力し、他方、入力端子６
４よりは、ＬレベルのＥＣＬレベル信号１０２、即ち、
ＥＣＬレベル信号のしきい値電圧（２．５Ｖ）に対して
、２５０ｍＶ程度低い電圧値のＥＣＬレベル信号１０２
を入力するものとすると、ＮＭＯＳトランジスタ６が導
通状態になるとともに、ＰＭＯＳトランジスタ４が非導
通状態となるために、ＮＭＯＳトランジスタ６のドレイ
ンとＰＭＯＳトランジスタ４のドレインとの共通接続点
は、電流を吸入するように動作する。そして、これと同
時に、ＮＭＯＳトランジスタ５が非導通状態となり、ま
たＰＭＯＳトランジスタ３が導通状態となるため、ＰＭ
ＯＳトランジスタ２の出力電流は、全てＰＭＯＳトラン
ジスタ３を介してＮＭＯＳトランジスタ１２に流入する
ため、ＮＭＯＳトランジスタ１１には全く電流が流れな
くなる。更に、ＰＭＯＳトランジスタ９の出力電流は、
ＮＭＯＳトランジスタ５が非導通状態になってはいるも
のの、ＰＭＯＳトランジスタ１０が入力端子６４を介し
てゲートに入力されるＥＣＬレベル信号１０２により導
通状態となっているため、ＰＭＯＳトランジスタ１０を
介して、電流を流出させようとする。従って、ＮＭＯＳ
トランジスタ１１のドレインとＰＭＯＳトランジスタ１
０ドレインとの共通接続点は、電流を排出するように動
作する。

【００１８】上記の場合においては、ＮＭＯＳトランジ
スタ６のドレインと、ＰＭＯＳトランジスタ４のドレイ
ンとの共通接続点においては電流を吸入し、ＮＭＯＳト
ランジスタ１１のドレインとＰＭＯＳトランジスタ１０
のドレインとの共通接続点においては、電流を排出する
ように動作するが、それぞれの負荷としては、ＮＭＯＳ
トランジスタ１４およびＰＭＯＳトランジスタ１３のゲ
ートと、ＮＭＯＳトランジスタ１６およびＰＭＯＳトラ
ンジスタ１５のゲートであるため、容量性の負荷しか接
続されないことになる。従って、これらの寄生容量に対
しては、上記の共通接続点における電流の吸入・排出に
対応して電荷として蓄積されてゆくが、最終的には、定
電流を供給しているＮＭＯＳトランジスタ８と、ＰＭＯ
Ｓトランジスタ９には電流が流れなくなるので、ＮＭＯ
Ｓトランジスタ８および６のソースとドレイン間、およ
びＰＭＯＳトランジスタ９および１０のソースとドレイ
ン間の電位差はなくなる。即ち、ＮＭＯＳトランジスタ
６のドレインと、ＰＭＯＳトランジスタ４のドレインの
共通接続点は接地電位となり、且つＮＭＯＳトランジス
タ１１のドレインと、ＰＭＯＳトランジスタ１０のドレ
インの共通接続点は電源電位となる。

【００１９】また、入力端子６３よりＨレベルのＥＣＬ
レベル信号１０１を入力し、入力端子６４よりは、Ｌレ
ベルのＥＣＬレベル信号１０２を入力する場合には、Ｎ
ＭＯＳトランジスタ６が非導通状態になるとともに、Ｐ
ＭＯＳトランジスタ４が導通状態となるため、ＮＭＯＳ
トランジスタ６のドレインとＰＭＯＳトランジスタ４の
ドレインの共通接続点は、電流を排出するように動作す
る。これと同時に、ＮＭＯＳトランジスタ５が導通状態
となり、また、ＰＭＯＳトランジスタ３が非導通状態と
なるため、ＰＭＯＳトランジスタ９の出力電流は、全て
ＮＭＯＳトランジスタ５を介してＮＭＯＳトランジスタ
８に吸入されるので、ＰＭＯＳトランジスタ１０には全
く電流が流れなくなる。更に、ＮＭＯＳトランジスタ１
２の出力電流は、ＰＭＯＳトランジスタ３が非導通状態
とはなっているものの、ＮＭＯＳトランジスタ１１が入
力端子６４よりゲートに入力されるＥＣＬレベル信号１
０２により導通状態となっているため、ＮＭＯＳトラン
ジスタ１１を介して、電流を吸入しようとする。従って
、ＮＭＯＳトランジスタ６のドレインとＰＭＯＳトラン
ジスタ４ドレインとの共通接続点は電源電位となり、Ｎ
ＭＯＳトランジスタ１１のドレインと、ＰＭＯＳトラン
ジスタ１０のドレインの共通接続点は接地電位となる。

【００２０】以上のようにして、入力端子６３および６
４に入力されるＥＣＬレベル信号１０１および１０２の
レベル（ＨまたはＬ）に対応して、ＮＭＯＳトランジス
タ６のドレインとＰＭＯＳトランジスタ４のドレインと
の共通接続点と、ＮＭＯＳトランジスタ１１のドレイン
とＰＭＯＳトランジスタ１０のドレインとの共通接続点
の電位が、電源電位と接地電位とを交互にとることにな
り、これによりＭＯＳ論理レベルに対する変換が行われ
る。なお、ＮＭＯＳトランジスタ１４とＰＭＯＳトラン
ジスタ１３、およびＮＭＯＳトランジスタ１６とＰＭＯ
Ｓトランジスタ１５は、それぞれ、上述のように変換さ
れて得られたＭＯＳ論理レベル信号を緩衝増幅するため
のインバータを構成しており、それぞれ出力端子６８お
よび６９より出力されて、所定の負荷を駆動する。

【００２１】なお、上記の動作過程において、入力端子
６３および６４に入力されるＥＣＬレベル信号１０１お
よび１０２の入力レベルが変化する前後の時点において
は、電源端子６２から接地端子６５に流入する電流１０
３の通過経路が変るだけであり、また、流れる電流が等
しい出力電流を有する２組の定電流回路により決定され
ているため、電流は全く等しい電流値となる。入力端子
６３および６４に入力されるＥＣＬレべル信号１０１お
よび１０２の入力レベルが、両方ともにしきい値電圧付
近にある場合においては、半定量的な説明は困難である
が、計算機等によるシミュレーションにより、論理レベ
ルの切替わる付近における消費電流１０３の変動を知る
ことは可能である。図２（ｄ）に示されるのは、計算機
シミュレーションにより得られた消費電流１０３であり
、図２（ａ）および（ｂ）に示されるＥＣＬレベル信号
１０１および１０２に対応して、図２（ｄ）に示される
ような消費電流１０３の波形が得られる。図２において
、一点破線は、前述のように論理ベレルのしきい値を示
している。なお具体的な数値例としては、例えば、２．
５Ｖを中心として５００ｍＶｐｐの振幅を有し、周期は
２０ｎｓｅｃ、立上りおよび立下り時間は共に２ｎｓｅ
ｃである。この場合、電源電圧は５Ｖであり、定電流入
力端子６１および６６に入力される電流値は２５μＡ、
消費電流の平均値は約５０μＡ、そして、ＥＣＬレベル
信号の切替わり付近における消費電流の変動成分は、約
１０μＡ程度となり、消費電流値は、十分に小さく抑制
されることが確認される。

【００２２】なお、上記の説明においては、入力端子６
３および６４に対して、それぞれ逆極性のＥＣＬレベル
信号１０１および１０２を入力しているが、このＥＣＬ
レベル信号の内の何れか一方のＥＣＬレベル信号に対し
て、しきい値電圧として、固定されたバイアス電圧を与
えて動作させることも可能であることは云うまでもない
。

【００２３】図３に示されるのは、本発明の第２の実施
例を示すブロック図である。図２に示されるように、本
実施例は、電源端子７２および７８と、接地端子７６お
よび８１と、入力端子７３および７４と、出力端子７９
および８０と、定電流入力端子７１および７７と、バイ
アス入力端子７５に対応して、ＰＭＯＳトランジスタ１
７〜２０、２５、２６、２９および３１と、ＮＭＯＳト
ランジスタ２１〜２４、２７、２８、３０および３２と
を備えて構成される。

【００２４】図３により明らかなように、本実施例の第
１の実施例との相違点は、ＰＭＯＳトランジスタ２６と
ＮＭＯＳトランジスタ２７のゲートに対して、入力端子
が接続されるのではなく、新たに設けられたバイアス端
子が接続されていることである。このバイアス端子７５
には、ＥＣＬレベル信号のしきい値電圧に相当する電圧
値として、例えば２．５Ｖ程度のバイアス電圧が与えら
れる。この実施例においては、入力端子７３から見た回
路の入力容量として、ＮＭＯＳトランジスタ２７および
ＰＭＯＳトランジスタ２６の有するゲート容量が加えら
れないので、入力端子７３の入力容量と入力端子７４の
入力容量とを等しくすること、即ち入力インピーダンス
を等しくすることができる。これにより、入力端子７３
および７４に入力されるＥＣＬレベル信号に対して、浮
遊容量を介して雑音が飛び込んだ場合においても、入力
端子７３および７４において発生する雑音電圧が等しく
なるので、差動増幅回路の有する同相除去効果により、
雑音電圧の影響を或る程度低減することが可能となる。 なお、その他の回路の動作については、前述の第１の実
施例の場合と同様である。

【００２５】なお、上記の第１および第２の実施例にお
いては、出力信号として、両極性のＭＯＳ論理レベル信
号が出力されているが、一方の出力および緩衝増幅回路
として使用されるインバータを除去し、シングルエンド
としてＭＯＳ論理レベル信号を取出すようにしてもよい
ことは云うまでもない。

【００２６】図４は本発明の第３の実施例を示すブロッ
ク図である。図４に示されるように、本実施例は、電源
端子８３および８９と、接地端子８７および９１と、入
力端子８４および８５と、出力端子９０と、定電流入力
端子８２および８８と、バイアス入力端子８６に対応し
て、ＰＭＯＳトランジスタ３３〜３６、４１、４２およ
び４５と、ＮＭＯＳトランジスタ３７〜４０、４３、４
４および４６とを備えて構成される。

【００２７】図４により明らかなように、本実施例の第
２の実施例との相違点は、第２の実施例においては、出
力信号として、両極性のＭＯＳ論理レベル信号が出力さ
れているが、本実施例においては、一方の出力および緩
衝増幅回路として使用されるインバータを除去し、シン
グルエンドとしてＭＯＳ論理レベル信号を取出すように
していることである。他の回路の動作については、前述
の第１および第２の実施例の場合と同様である。

【００２８】

【発明の効果】以上説明したように、本発明は、バイポ
ーラトランジスタによるエミッタ結合論理回路の論理レ
ベルを、相補型ＭＯＳトランジスタ論理回路の論理レベ
ルに変換するレベル変換回路に適用されて、ＥＣＬ論理
レベル信号の変化に対応して、消費電流の変動を低レベ
ルに抑制することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図である
。

【図２】第１の実施例および従来例における信号波形図
である。

【図３】本発明の第２の実施例を示すブロック図である
。

【図４】本発明の第３の実施例を示すブロック図である
。

【図５】従来例を示すブロック図である。

【符号の説明】

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ゲートおよびドレインが第１の定電流
   入力端子に接続され、ソースが第１の電源端子に接続さ
   れる第１のＰＭＯＳトランジスタと、ソースが前記第１
   の電源端子に接続され、ゲートが前記第１の定電流入力
   端子に接続される第２のＰＭＯＳトランジスタと、ソー
   スが前記第１の電源端子に接続され、ゲートが前記第１
   の定電流入力端子に接続される第３のＰＭＯＳトランジ
   スタと、ソースが前記第２のＰＭＯＳトランジスタのド
   レインに共通接続され、ゲートが、それぞれ第１および
   第２の入力端子に接続されて、差動対を形成する第４お
   よび第５のＰＭＯＳトランジスタと、ソースが共通接続
   され、ドレインが、それぞれ前記第３のＰＭＯＳトラン
   ジスタのドレインと、前記第５のＰＭＯＳトランジスタ
   のドレインに接続されるとともに、ゲートが、それぞれ
   前記第１および第２の入力端子に接続されて差動対を形
   成する第１および第２のＮＭＯＳトランジスタと、ドレ
   インおよびゲートが第２の定電流入力端子に接続され、
   ソースが第１の接地端子に接続される第３のＮＭＯＳト
   ランジスタと、ドレインが前記第１および第２のＮＭＯ
   Ｓトランジスタのソースに接続され、ゲートが前記第２
   の定電流入力端子に接続されるとともに、ソースが前記
   第１の接地端子に接続される第４のＮＭＯＳトランジス
   タと、ソースが前記第３のＰＭＯＳトランジスタのドレ
   インおよび前記第１のＮＭＯＳトランジスタのドレイン
   に接続され、ゲートが前記第１の入力端子に接続される
   第６のＰＭＯＳトランジスタと、ドレインが前記第６の
   ＰＭＯＳトランジスタのドレインに接続され、ゲートが
   前記第１の入力端子に接続されるとともに、ソースが前
   記第４のＰＭＯＳトランジスタのドレインに接続される
   第５のＮＭＯＳトランジスタと、ドレインが前記第５の
   ＮＭＯＳトランジスタのソースおよび前記第４のＰＭＯ
   Ｓトランジスタのドレインに接続され、ゲートが前記第
   ２の定電流入力端子に接続されるとともに、ソースが前
   記第１の接地端子に接続される第６のＮＭＯＳトランジ
   スタと、ソースが、それぞれ第２の電源端子および第２
   の接地端子に接続され、ゲートが前記第５のＰＭＯＳト
   ランジスタのドレインおよび前記第２のＮＭＯＳトラン
   ジスタのドレインに共通接続されるとともに、ドレイン
   が第１の出力端子に共通接続される第７のＰＭＯＳトラ
   ンジスタおよび第７のＮＭＯＳトランジスタと、を含む
   第１の緩衝増幅回路と、ソースが、それぞれ前記第２の
   電源端子および前記第２の接地端子に接続され、ゲート
   が前記第６のＰＭＯＳトランジスタのドレインおよび前
   記第５のＮＭＯＳトランジスタのドレインに共通接続さ
   れるとともに、ドレインが第２の出力端子に共通接続さ
   れる第８のＰＭＯＳトランジスタおよび第８のＮＭＯＳ
   トランジスタと、を含む第２の緩衝増幅回路と、を備え
   ることを特徴とするレベル変換回路。
2. 【請求項２】　　ゲートおよびドレインが第１の定電流
   入力端子に接続され、ソースが第１の電源端子に接続さ
   れる第１のＰＭＯＳトランジスタと、ソースが前記第１
   の電源端子に接続され、ゲートが前記第１の定電流入力
   端子に接続される第２のＰＭＯＳトランジスタと、ソー
   スが前記第１の電源端子に接続され、ゲートが前記第１
   の定電流入力端子に接続される第３のＰＭＯＳトランジ
   スタと、ソースが前記第２のＰＭＯＳトランジスタのド
   レインに共通接続され、ゲートが、それぞれ第１および
   第２の入力端子に接続されて、差動対を形成する第４お
   よび第５のＰＭＯＳトランジスタと、ソースが共通接続
   され、ドレインが、それぞれ前記第３のＰＭＯＳトラン
   ジスタのドレインと、前記第５のＰＭＯＳトランジスタ
   のドレインに接続されるとともに、ゲートが、それぞれ
   前記第１および第２の入力端子に接続されて差動対を形
   成する第１および第２のＮＭＯＳトランジスタと、ドレ
   インおよびゲートが第２の定電流入力端子に接続され、
   ソースが第１の接地端子に接続される第３のＮＭＯＳト
   ランジスタと、ドレインが前記第１および第２のＮＭＯ
   Ｓトランジスタのソースに接続され、ゲートが前記第２
   の定電流入力端子に接続されるとともに、ソースが前記
   第１の接地端子に接続される第４のＮＭＯＳトランジス
   タと、ソースが前記第３のＰＭＯＳトランジスタのドレ
   インおよび前記第１のＮＭＯＳトランジスタのドレイン
   に接続され、ゲートがバイアス電源端子に接続される第
   ６のＰＭＯＳトランジスタと、ドレインが前記第６のＰ
   ＭＯＳトランジスタのドレインに接続され、ゲートが前
   記バイアス電源端子に接続されるとともに、ソースが前
   記第４のＰＭＯＳトランジスタのドレインに接続される
   第５のＮＭＯＳトランジスタと、ドレインが前記第５の
   ＮＭＯＳトランジスタのソースおよび前記第４のＰＭＯ
   Ｓトランジスタのドレインに接続され、ゲートが前記第
   ２の定電流入力端子に接続されるとともに、ソースが前
   記第１の接地端子に接続される第６のＮＭＯＳトランジ
   スタと、ソースが、それぞれ第２の電源端子および第２
   の接地端子に接続され、ゲートが前記第５のＰＭＯＳト
   ランジスタのドレインおよび前記第２のＮＭＯＳトラン
   ジスタのドレインに共通接続されるとともに、ドレイン
   が第１の出力端子に共通接続される第７のＰＭＯＳトラ
   ンジスタおよび第７のＮＭＯＳトランジスタと、を含む
   第１の緩衝増幅回路と、ソースが、それぞれ前記第２の
   電源端子および前記第２の接地端子に接続され、ゲート
   が前記第６のＰＭＯＳトランジスタのドレインおよび前
   記第５のＮＭＯＳトランジスタのドレインに共通接続さ
   れるとともに、ドレインが第２の出力端子に共通接続さ
   れる第８のＰＭＯＳトランジスタおよび第８のＮＭＯＳ
   トランジスタと、を含む第２の緩衝増幅回路と、を備え
   ることを特徴とするレベル変換回路。
3. 【請求項３】　　前記第１の緩衝増幅回路または第２の
   緩衝増幅回路の内の何れか一方の緩衝増幅回路を除去し
   て構成される請求項１および２記載のレベル変換回路。