JPH118534A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH118534A JPH118534A JP16168597A JP16168597A JPH118534A JP H118534 A JPH118534 A JP H118534A JP 16168597 A JP16168597 A JP 16168597A JP 16168597 A JP16168597 A JP 16168597A JP H118534 A JPH118534 A JP H118534A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000003990 capacitor Substances 0.000 claims description 22
- 230000000694 effects Effects 0.000 claims description 14
- 238000005070 sampling Methods 0.000 claims description 13
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000002542 deteriorative effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路内で使用され、基準電圧と入力
電圧とを選択入力し、比較を行うチョッパ型コンパレー
タの特性向上に関し、比較サイクルの短縮の為に入力容
量およびアナログスイッチを構成するトランジスタのオ
ン抵抗値を小さくすると、アナログスイッチのフィード
スルー電荷によって比較判定精度が劣化するので、オン
抵抗値、入力容量を安易に小さくすることができない。 【解決手段】アナログスイッチを構成するＭＯＳトラン
ジスタのしきい値電圧を半導体集積回路内のチョッパ型
コンパレータ以外の回路を構成するＭＯＳトランジスタ
と比べ低くした。 【効果】アナログスイッチを構成するＭＯＳトランジス
タのオン抵抗値および浮遊容量を低減でき充放電特性が
改善され比較サイクルを短縮できる。またフィードスル
ー電荷による比較判定精度の劣化を抑えることができ
る。
電圧とを選択入力し、比較を行うチョッパ型コンパレー
タの特性向上に関し、比較サイクルの短縮の為に入力容
量およびアナログスイッチを構成するトランジスタのオ
ン抵抗値を小さくすると、アナログスイッチのフィード
スルー電荷によって比較判定精度が劣化するので、オン
抵抗値、入力容量を安易に小さくすることができない。 【解決手段】アナログスイッチを構成するＭＯＳトラン
ジスタのしきい値電圧を半導体集積回路内のチョッパ型
コンパレータ以外の回路を構成するＭＯＳトランジスタ
と比べ低くした。 【効果】アナログスイッチを構成するＭＯＳトランジス
タのオン抵抗値および浮遊容量を低減でき充放電特性が
改善され比較サイクルを短縮できる。またフィードスル
ー電荷による比較判定精度の劣化を抑えることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路内
で使用され、基準電圧と入力電圧とを選択入力し、比較
を行うチョッパ型コンパレータの特性向上に関する。
で使用され、基準電圧と入力電圧とを選択入力し、比較
を行うチョッパ型コンパレータの特性向上に関する。
【０００２】
【従来の技術】コンパレータは、入力電圧と基準電圧の
比較判定を行うために使用され、特にＡ／Ｄ変換器の主
要回路要素として知られている。チョッパ型コンパレー
タはコンパレータの回路形式の一つである。この種のチ
ョッパ型コンパレータの例を図３（ａ）に従来例１とし
て示す。図３（ａ）の１は基準電圧入力端子、２はアナ
ログ入力端子、３は基準電圧およびアナログ入力電圧を
サンプリングする為の入力容量、４は端子１と入力容量
３の間に位置し制御信号Ｓ2によって制御されるＮチャ
ネルＭＯＳトランジスタによるアナログスイッチ、５は
端子２と入力容量３の間に位置し、制御信号Ｓ3によっ
て制御されるＮチャネルＭＯＳトランジスタによるアナ
ログスイッチ、６はＰチャネルＭＯＳトランジスタ６１
とＮチャネルＭＯＳトランジスタ６２のドレインを接続
したものを出力とし、同じく６１と６２のゲートを接続
したものを入力としたインバータ、７は制御信号Ｓ1に
よって制御され、インバータ６の出力を入力に帰還する
ためのＮチャネルＭＯＳトランジスタによるアナログス
イッチ、すなわちインバータの出力と入力を短絡するた
めのアナログスイッチである。
比較判定を行うために使用され、特にＡ／Ｄ変換器の主
要回路要素として知られている。チョッパ型コンパレー
タはコンパレータの回路形式の一つである。この種のチ
ョッパ型コンパレータの例を図３（ａ）に従来例１とし
て示す。図３（ａ）の１は基準電圧入力端子、２はアナ
ログ入力端子、３は基準電圧およびアナログ入力電圧を
サンプリングする為の入力容量、４は端子１と入力容量
３の間に位置し制御信号Ｓ2によって制御されるＮチャ
ネルＭＯＳトランジスタによるアナログスイッチ、５は
端子２と入力容量３の間に位置し、制御信号Ｓ3によっ
て制御されるＮチャネルＭＯＳトランジスタによるアナ
ログスイッチ、６はＰチャネルＭＯＳトランジスタ６１
とＮチャネルＭＯＳトランジスタ６２のドレインを接続
したものを出力とし、同じく６１と６２のゲートを接続
したものを入力としたインバータ、７は制御信号Ｓ1に
よって制御され、インバータ６の出力を入力に帰還する
ためのＮチャネルＭＯＳトランジスタによるアナログス
イッチ、すなわちインバータの出力と入力を短絡するた
めのアナログスイッチである。
【０００３】チョッパ型コンパレータには「自己バイア
ス動作」と「比較判定動作」という二つの動作モードが
ある。図３（ｂ）に各動作モード時のＳ1、Ｓ2、Ｓ3の
制御波形図を示す。
ス動作」と「比較判定動作」という二つの動作モードが
ある。図３（ｂ）に各動作モード時のＳ1、Ｓ2、Ｓ3の
制御波形図を示す。
【０００４】まず、Ｓ1、Ｓ2に高レベル信号、Ｓ3に低
レベル信号を与えたとき時「自己バイアス動作」とな
る。この時インバータの入力−出力端子間がアナログス
イッチ７のオンによって短絡されてインバータの入力ゲ
ート電圧Ｖgと出力電圧Ｖoはインバータの論理反転電圧
Ｖbとなる。また端子１と入力容量３間のアナログスイ
ッチ４のオンにより入力容量３の端子間電圧は、基準電
圧入力端子の基準電圧をＶrとすると、「Ｖr−Ｖb」と
なる。
レベル信号を与えたとき時「自己バイアス動作」とな
る。この時インバータの入力−出力端子間がアナログス
イッチ７のオンによって短絡されてインバータの入力ゲ
ート電圧Ｖgと出力電圧Ｖoはインバータの論理反転電圧
Ｖbとなる。また端子１と入力容量３間のアナログスイ
ッチ４のオンにより入力容量３の端子間電圧は、基準電
圧入力端子の基準電圧をＶrとすると、「Ｖr−Ｖb」と
なる。
【０００５】次に、Ｓ1、Ｓ2に低レベル信号、Ｓ3に高
レベル信号を与えた時「比較判定動作」となる。この時
インバータの入力−出力端子間はアナログスイッチ７の
オフによって非短絡となりインバータは反転増幅動作を
行う。また、端子１と入力容量３間のアナログスイッチ
４のオフと端子２と入力容量３間のアナログスイッチ５
のオンによって、入力容量３の一方の端子にはアナログ
入力電圧Ｖinが加わる。このとき入力容量３の端子間電
圧は変わらないのでインバータのゲート電圧Ｖgはアナ
ログ入力電圧Ｖinに対して、 Ｖg＝Ｖin−（Ｖr−Ｖb）…（１）式で表される。
レベル信号を与えた時「比較判定動作」となる。この時
インバータの入力−出力端子間はアナログスイッチ７の
オフによって非短絡となりインバータは反転増幅動作を
行う。また、端子１と入力容量３間のアナログスイッチ
４のオフと端子２と入力容量３間のアナログスイッチ５
のオンによって、入力容量３の一方の端子にはアナログ
入力電圧Ｖinが加わる。このとき入力容量３の端子間電
圧は変わらないのでインバータのゲート電圧Ｖgはアナ
ログ入力電圧Ｖinに対して、 Ｖg＝Ｖin−（Ｖr−Ｖb）…（１）式で表される。
【０００６】これにより、インバータの増幅率をＧとす
ると Ｖin−Ｖr＝Ｖg−Ｖb＝ΔＶi…（２）式と Ｖo−Ｖb＝ΔＶo…（３）式から ΔＶo＝−Ｇ×ΔＶi…（４）式となる。
ると Ｖin−Ｖr＝Ｖg−Ｖb＝ΔＶi…（２）式と Ｖo−Ｖb＝ΔＶo…（３）式から ΔＶo＝−Ｇ×ΔＶi…（４）式となる。
【０００７】このようにしてアナログ入力電圧Ｖinと基
準電圧Ｖrを比較することができる。
準電圧Ｖrを比較することができる。
【０００８】また、前述のチョッパ型コンパレータでは
「自己バイアス動作」時にインバータ６においてＶＤＤ
−ＶＳＳ間に貫通電流が流れるため、消費電力を低減す
る方法として特開平１−０６４４１４号広報、特開
平２−１０１８１４号広報、特開平５−１９６６５９
号広報等に記載される方法が知られている。
「自己バイアス動作」時にインバータ６においてＶＤＤ
−ＶＳＳ間に貫通電流が流れるため、消費電力を低減す
る方法として特開平１−０６４４１４号広報、特開
平２−１０１８１４号広報、特開平５−１９６６５９
号広報等に記載される方法が知られている。
【０００９】図４（ａ）に前記文献に記載されたチ
ョッパ型コンパレータを従来例２として示す。この従来
例２は前述の従来例１に記載のインバータ６を構成する
ＰチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳ
トランジスタ６２の各々のソース側にそれぞれ制御信号
もしくはＤＣ電圧によってゲート電圧制御される同チャ
ネルのＭＯＳトランジスタ８、９を挿入しクロックドイ
ンバータで構成したものである。
ョッパ型コンパレータを従来例２として示す。この従来
例２は前述の従来例１に記載のインバータ６を構成する
ＰチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳ
トランジスタ６２の各々のソース側にそれぞれ制御信号
もしくはＤＣ電圧によってゲート電圧制御される同チャ
ネルのＭＯＳトランジスタ８、９を挿入しクロックドイ
ンバータで構成したものである。
【００１０】この構成において端子１０、１１を制御信
号とした場合の制御波形を図４（ｂ）に示す。「自己バ
イアス動作」に入りクロックドインバータの入出力端の
電位がクロックドインバータの論理反転電圧Ｖaに達し
た時点で端子１０には高レベル信号、端子１１に低レベ
ル信号を「自己バイアス動作」終了時まで与える。これ
によりクロックドインバータの貫通電流経路が遮断され
消費電力が減少する。
号とした場合の制御波形を図４（ｂ）に示す。「自己バ
イアス動作」に入りクロックドインバータの入出力端の
電位がクロックドインバータの論理反転電圧Ｖaに達し
た時点で端子１０には高レベル信号、端子１１に低レベ
ル信号を「自己バイアス動作」終了時まで与える。これ
によりクロックドインバータの貫通電流経路が遮断され
消費電力が減少する。
【００１１】また端子１０、１１にＤＣ電圧、例えば端
子１０にＶＳＳ、端子１１にＶＤＤを与えた場合は、Ｎ
チャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトラ
ンジスタ９は「自己バイアス動作」時に流れる貫通電流
の経路に対し非飽和領域動作時には定抵抗素子、飽和領
域動作時には定電流素子として機能することからＰチャ
ネルトランジスタ６１とＮチャネルトランジスタ６２の
各々のソース間の電位差は電源電圧よりもＭＯＳトラン
ジスタ８、９の電圧降下分低められる為クロックドイン
バータの貫通電流が減少する。
子１０にＶＳＳ、端子１１にＶＤＤを与えた場合は、Ｎ
チャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトラ
ンジスタ９は「自己バイアス動作」時に流れる貫通電流
の経路に対し非飽和領域動作時には定抵抗素子、飽和領
域動作時には定電流素子として機能することからＰチャ
ネルトランジスタ６１とＮチャネルトランジスタ６２の
各々のソース間の電位差は電源電圧よりもＭＯＳトラン
ジスタ８、９の電圧降下分低められる為クロックドイン
バータの貫通電流が減少する。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のチョッパ型コンパレータの構成では、アナロ
グスイッチを構成するＭＯＳトランジスタのしきい値電
圧が基盤バイアス効果で上昇してトランジスタのオン抵
抗値Ｒonが高くなるため、「自己バイアス動作」時およ
び「比較判定動作」時における入力容量３への充放電特
性が劣化して、正常な比較動作を行う比較サイクルが短
縮できないという課題があった。
うな従来のチョッパ型コンパレータの構成では、アナロ
グスイッチを構成するＭＯＳトランジスタのしきい値電
圧が基盤バイアス効果で上昇してトランジスタのオン抵
抗値Ｒonが高くなるため、「自己バイアス動作」時およ
び「比較判定動作」時における入力容量３への充放電特
性が劣化して、正常な比較動作を行う比較サイクルが短
縮できないという課題があった。
【００１３】この充放電特性は入力容量３の入力容量値
Ｃとトランジスタのオン抵抗値Ｒonの積を小さくするこ
とで改善できるが、チョッパ型コンパレータの判定精度
を決める重要なファクターであるアナログスイッチのフ
ィードスルー電荷の影響を考慮すると容易にこれらの値
を小さくすることができない。その理由を以下に説明す
る。
Ｃとトランジスタのオン抵抗値Ｒonの積を小さくするこ
とで改善できるが、チョッパ型コンパレータの判定精度
を決める重要なファクターであるアナログスイッチのフ
ィードスルー電荷の影響を考慮すると容易にこれらの値
を小さくすることができない。その理由を以下に説明す
る。
【００１４】前述したチョッパ型コンパレータの基本動
作説明で（２）式においてΔＶiを、チョッパ型コンパ
レータの最小分解能電圧すなわち比較判定可能な最小電
圧差とすると、図５の浮遊容量１２はトランジスタのゲ
ート容量やドレイン拡散容量、配線容量等を総称したも
のである。この浮遊容量１２の浮遊容量値Ｃsを考慮し
たチョッパ型コンパレータにおいては、帰還用アナログ
スイッチ７がオフしたときに発生するフィードスルー電
荷ΔＱfによって、インバータ６のゲート電圧Ｖgには ΔＶf＝ΔＱf／（Ｃ＋Ｃs）…（５）式で表される誤差
電圧が発生する。
作説明で（２）式においてΔＶiを、チョッパ型コンパ
レータの最小分解能電圧すなわち比較判定可能な最小電
圧差とすると、図５の浮遊容量１２はトランジスタのゲ
ート容量やドレイン拡散容量、配線容量等を総称したも
のである。この浮遊容量１２の浮遊容量値Ｃsを考慮し
たチョッパ型コンパレータにおいては、帰還用アナログ
スイッチ７がオフしたときに発生するフィードスルー電
荷ΔＱfによって、インバータ６のゲート電圧Ｖgには ΔＶf＝ΔＱf／（Ｃ＋Ｃs）…（５）式で表される誤差
電圧が発生する。
【００１５】そして、この誤差電圧の絶対値がコンパレ
ータの最小分解能電圧を超えると本来インバータが出力
すべき極性が反転し誤判定動作となってしまう。よっ
て、（５）式中分母のＣおよびＣsを大きくすること
と、分子ΔＱfを小さくすることが対策として挙げられ
る。
ータの最小分解能電圧を超えると本来インバータが出力
すべき極性が反転し誤判定動作となってしまう。よっ
て、（５）式中分母のＣおよびＣsを大きくすること
と、分子ΔＱfを小さくすることが対策として挙げられ
る。
【００１６】ここで、ΔＱfはアナログスイッチ７がオ
ン時にアナログスイッチを構成するＭＯＳトランジスタ
のゲート下にチャネルを形成していたキャリア（以下、
チャネル形成キャリアと称する。）がオフと同時にトラ
ンジスタのソース、ドレインに吐き出されることにより
発生することが知られておりトランジスタのチャネル幅
をＷ、チャネル長をＬとすると、 ΔＱf∝Ｗ×Ｌ…（６）式の関係が成立する。
ン時にアナログスイッチを構成するＭＯＳトランジスタ
のゲート下にチャネルを形成していたキャリア（以下、
チャネル形成キャリアと称する。）がオフと同時にトラ
ンジスタのソース、ドレインに吐き出されることにより
発生することが知られておりトランジスタのチャネル幅
をＷ、チャネル長をＬとすると、 ΔＱf∝Ｗ×Ｌ…（６）式の関係が成立する。
【００１７】一方、アナログスイッチにおけるトランジ
スタのオン抵抗値Ｒonは Ｒon＝１／｛β（Ｖgs−Ｖth）｝…（７）式で表され、
ここでＶgsはトランジスタのゲートソース間電圧Ｖthは
トランジスタのしきい値電圧βはＭＯＳトランジスタの
電流増幅率であり β＝μＣoＷ／Ｌ…（８）式である。
スタのオン抵抗値Ｒonは Ｒon＝１／｛β（Ｖgs−Ｖth）｝…（７）式で表され、
ここでＶgsはトランジスタのゲートソース間電圧Ｖthは
トランジスタのしきい値電圧βはＭＯＳトランジスタの
電流増幅率であり β＝μＣoＷ／Ｌ…（８）式である。
【００１８】μはキャリア易動度 Ｃoは単位面積あたりのゲート容量値 よって、ΔＶfを減少させるためにＣおよびＣsを大きく
するのは充放電時間の増加を招き、また、Ｗを小さくし
て（６）式のΔＱfを低減すると（７）、（８）式で明
らかなようにトランジスタのオン抵抗値Ｒonは大きくな
ってしまうという相反の関係があるため、コンパレータ
の判定精度を劣化させずに比較サイクルだけを短縮する
ことができないという課題を有していた。
するのは充放電時間の増加を招き、また、Ｗを小さくし
て（６）式のΔＱfを低減すると（７）、（８）式で明
らかなようにトランジスタのオン抵抗値Ｒonは大きくな
ってしまうという相反の関係があるため、コンパレータ
の判定精度を劣化させずに比較サイクルだけを短縮する
ことができないという課題を有していた。
【００１９】ここでは、「自己バイアス動作」終了時の
帰還用アナログスイッチ７のフィードスルー電荷の影響
について述べたが、基準電圧とアナログ入力電圧を選択
接続可能とする為の入力用アナログスイッチ４、５につ
いても同様のことが言える。
帰還用アナログスイッチ７のフィードスルー電荷の影響
について述べたが、基準電圧とアナログ入力電圧を選択
接続可能とする為の入力用アナログスイッチ４、５につ
いても同様のことが言える。
【００２０】
【課題を解決するための手段】第一の発明に係る半導体
集積回路は、サンプリング容量と、このサンプリング容
量の一端に基準電圧とアナログ入力電圧を選択接続可能
とする為のＭＯＳトランジスタによる第１および第２の
アナログスイッチと、前記サンプリング容量の他端に直
列に接続される増幅用ＣＭＯＳインバータおよび、前記
インバータの出力と入力を短絡、非短絡選択可能とする
為のＭＯＳトランジスタによる第３のアナログスイッチ
からなるチョッパ型コンパレータを内蔵する半導体集積
回路において、前記チョッパ型コンパレータの第１およ
び第２または第３のアナログスイッチを構成するＭＯＳ
トランジスタのしきい値電圧が前記半導体集積回路内の
前記チョッパ型コンパレータ以外の回路を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも低いことを特徴と
する。
集積回路は、サンプリング容量と、このサンプリング容
量の一端に基準電圧とアナログ入力電圧を選択接続可能
とする為のＭＯＳトランジスタによる第１および第２の
アナログスイッチと、前記サンプリング容量の他端に直
列に接続される増幅用ＣＭＯＳインバータおよび、前記
インバータの出力と入力を短絡、非短絡選択可能とする
為のＭＯＳトランジスタによる第３のアナログスイッチ
からなるチョッパ型コンパレータを内蔵する半導体集積
回路において、前記チョッパ型コンパレータの第１およ
び第２または第３のアナログスイッチを構成するＭＯＳ
トランジスタのしきい値電圧が前記半導体集積回路内の
前記チョッパ型コンパレータ以外の回路を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも低いことを特徴と
する。
【００２１】第二の発明に係るチョッパ型コンパレータ
は、サンプリング容量と、このサンプリング容量の一端
に基準電圧とアナログ入力電圧を選択接続可能とする為
のＭＯＳトランジスタによる第１および第２のアナログ
スイッチと、前記サンプリング容量の他端に直列に接続
される増幅用ＣＭＯＳクロックドインバータおよび、前
記クロックドインバータの出力と入力を短絡、非短絡選
択可能とする為のＭＯＳトランジスタによる第３のアナ
ログスイッチからなるチョッパ型コンパレータを内蔵す
る半導体集積回路において、前記クロックドインバータ
のドレイン側のＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタのいずれかにおいてＭＯＳ
トランジスタのしきい値電圧が前記半導体集積回路内の
前記チョッパ型コンパレータ以外の回路を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも低いことを特徴と
する。
は、サンプリング容量と、このサンプリング容量の一端
に基準電圧とアナログ入力電圧を選択接続可能とする為
のＭＯＳトランジスタによる第１および第２のアナログ
スイッチと、前記サンプリング容量の他端に直列に接続
される増幅用ＣＭＯＳクロックドインバータおよび、前
記クロックドインバータの出力と入力を短絡、非短絡選
択可能とする為のＭＯＳトランジスタによる第３のアナ
ログスイッチからなるチョッパ型コンパレータを内蔵す
る半導体集積回路において、前記クロックドインバータ
のドレイン側のＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタのいずれかにおいてＭＯＳ
トランジスタのしきい値電圧が前記半導体集積回路内の
前記チョッパ型コンパレータ以外の回路を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも低いことを特徴と
する。
【００２２】第三の発明に係る半導体集積回路は、請求
項１、２に記載のチョッパ型コンパレータにおいて、Ｍ
ＯＳトランジスタのしきい値電圧を下げる方法として、
半導体集積回路内の前記チョッパ型コンパレータ以外の
回路を構成するＭＯＳトランジスタと比べトランジスタ
のチャネル長を短くし、短チャネル効果によりしきい値
電圧を下げたことを特徴とする。
項１、２に記載のチョッパ型コンパレータにおいて、Ｍ
ＯＳトランジスタのしきい値電圧を下げる方法として、
半導体集積回路内の前記チョッパ型コンパレータ以外の
回路を構成するＭＯＳトランジスタと比べトランジスタ
のチャネル長を短くし、短チャネル効果によりしきい値
電圧を下げたことを特徴とする。
【００２３】第四の発明に係る半導体集積回路は、請求
項１に記載のチョッパ型コンパレータにおいて、第１お
よび第２のアナログスイッチをオン、オフする制御信
号、または第３のアナログスイッチをオン、オフする制
御信号の振幅電圧を半導体集積回路に与える電源電圧幅
より小さくしたことを特徴とする。
項１に記載のチョッパ型コンパレータにおいて、第１お
よび第２のアナログスイッチをオン、オフする制御信
号、または第３のアナログスイッチをオン、オフする制
御信号の振幅電圧を半導体集積回路に与える電源電圧幅
より小さくしたことを特徴とする。
【００２４】
【作用】第一の発明に係る半導体集積回路によれば、チ
ョッパ型コンパレータにおける増幅用ＣＭＯＳインバー
タの出力と入力を短絡、非短絡選択可能とする為の帰還
用アナログスイッチまたは、サンプリング容量の一端に
基準電圧とアナログ入力電圧を選択接続可能とする為の
アナログスイッチを構成するＭＯＳトランジスタのしき
い値電圧を半導体集積回路内のチョッパ型コンパレータ
以外の回路を構成するＭＯＳトランジスタのしきい値電
圧よりも低くすることによって、トランジスタのゲート
面積及び浮遊容量値Ｃsを増加することなく、オン抵抗
値Ｒonのみを下げられるため、比較判定精度を劣化させ
ずに充放電特性が改善され比較サイクルを短縮できる。
ョッパ型コンパレータにおける増幅用ＣＭＯＳインバー
タの出力と入力を短絡、非短絡選択可能とする為の帰還
用アナログスイッチまたは、サンプリング容量の一端に
基準電圧とアナログ入力電圧を選択接続可能とする為の
アナログスイッチを構成するＭＯＳトランジスタのしき
い値電圧を半導体集積回路内のチョッパ型コンパレータ
以外の回路を構成するＭＯＳトランジスタのしきい値電
圧よりも低くすることによって、トランジスタのゲート
面積及び浮遊容量値Ｃsを増加することなく、オン抵抗
値Ｒonのみを下げられるため、比較判定精度を劣化させ
ずに充放電特性が改善され比較サイクルを短縮できる。
【００２５】第二の発明に係る半導体集積回路によれ
ば、チョッパ型コンパレータにおける増幅用ＣＭＯＳク
ロックドインバータのドレイン側のＰチャネルＭＯＳト
ランジスタまたはＮチャネルＭＯＳトランジスタのしき
い値電圧を半導体集積回路内のチョッパ型コンパレータ
以外の回路を構成するＭＯＳトランジスタのしきい値電
圧よりも低くすることによって、ゲート面積を増加させ
ずにトランジスタの相互コンダクタンスｇmを大きくで
きるため、浮遊容量値Ｃsを増加することなく比較判定
動作及び自己バイアス動作に要する時間を短縮できる。
ば、チョッパ型コンパレータにおける増幅用ＣＭＯＳク
ロックドインバータのドレイン側のＰチャネルＭＯＳト
ランジスタまたはＮチャネルＭＯＳトランジスタのしき
い値電圧を半導体集積回路内のチョッパ型コンパレータ
以外の回路を構成するＭＯＳトランジスタのしきい値電
圧よりも低くすることによって、ゲート面積を増加させ
ずにトランジスタの相互コンダクタンスｇmを大きくで
きるため、浮遊容量値Ｃsを増加することなく比較判定
動作及び自己バイアス動作に要する時間を短縮できる。
【００２６】第三の発明に係る半導体集積回路によれ
ば、半導体集積回路内のチョッパ型コンパレータ以外の
回路を構成するＭＯＳトランジスタに比べてゲートチャ
ネル長を短くしてＭＯＳトランジスタの短チャネル効果
でしきい値電圧を下げることにより、製造工程を増やす
ことなく、第一の発明に記載の入力用アナログスイッチ
または帰還用アナログスイッチを構成するＭＯＳトラン
ジスタのゲート面積（Ｗ×Ｌ）を減少できるため、第一
の発明の作用の加えて比較判定精度が向上する。また、
第二の発明に記載の増幅用ＣＭＯＳクロックドインバー
タのドレイン側のＰチャネルＭＯＳトランジスタまたは
ＮチャネルＭＯＳトランジスタのゲート面積が減少でき
るため、第二の発明の作用に加えて浮遊容量値Ｃsの低
減で充放電特性が改善する。
ば、半導体集積回路内のチョッパ型コンパレータ以外の
回路を構成するＭＯＳトランジスタに比べてゲートチャ
ネル長を短くしてＭＯＳトランジスタの短チャネル効果
でしきい値電圧を下げることにより、製造工程を増やす
ことなく、第一の発明に記載の入力用アナログスイッチ
または帰還用アナログスイッチを構成するＭＯＳトラン
ジスタのゲート面積（Ｗ×Ｌ）を減少できるため、第一
の発明の作用の加えて比較判定精度が向上する。また、
第二の発明に記載の増幅用ＣＭＯＳクロックドインバー
タのドレイン側のＰチャネルＭＯＳトランジスタまたは
ＮチャネルＭＯＳトランジスタのゲート面積が減少でき
るため、第二の発明の作用に加えて浮遊容量値Ｃsの低
減で充放電特性が改善する。
【００２７】第四の発明に係る半導体集積回路によれ
ば、第一の発明に係るチョッパ型コンパレータにおける
入力用アナログスイッチをオン、オフする制御信号、ま
たは帰還用アナログスイッチをオン、オフする制御信号
の振幅電圧を半導体集積回路に与える電源電圧幅より小
さくすることにより、ＭＯＳトランジスタのオン時にお
けるチャネル形成キャリアを低減できるため、アナログ
スイッチオフ時のフィードスルー電荷が減少でき比較判
定精度が向上する。
ば、第一の発明に係るチョッパ型コンパレータにおける
入力用アナログスイッチをオン、オフする制御信号、ま
たは帰還用アナログスイッチをオン、オフする制御信号
の振幅電圧を半導体集積回路に与える電源電圧幅より小
さくすることにより、ＭＯＳトランジスタのオン時にお
けるチャネル形成キャリアを低減できるため、アナログ
スイッチオフ時のフィードスルー電荷が減少でき比較判
定精度が向上する。
【００２８】
【発明の実施の形態】図１は第一、第二、第三の発明の
チョッパ型コンパレータの実施例であって、図１の実施
例は、図４（ａ）における８、９に示すクロックドイン
バータのソース側のＰチャネル、ＮチャネルＭＯＳトラ
ンジスタ以外のＭＯＳトランジスタのしきい値電圧を半
導体集積回路内のチョッパ型コンパレータ以外の回路を
構成するＭＯＳトランジスタに比べて下げたものであ
り、動作は先に説明した従来例２の動作と同じである。
チョッパ型コンパレータの実施例であって、図１の実施
例は、図４（ａ）における８、９に示すクロックドイン
バータのソース側のＰチャネル、ＮチャネルＭＯＳトラ
ンジスタ以外のＭＯＳトランジスタのしきい値電圧を半
導体集積回路内のチョッパ型コンパレータ以外の回路を
構成するＭＯＳトランジスタに比べて下げたものであ
り、動作は先に説明した従来例２の動作と同じである。
【００２９】第一の発明においてアナログスイッチを構
成するＭＯＳトランジスタのしきい値電圧を下げる理由
について以下に説明する。通常アナログスイッチはトラ
ンジスタのサブストレートとソースとの間の電位差Ｖbs
（基盤バイアス電圧）によりしきい値電圧が上昇するこ
とが知られており、ＮチャネルＭＯＳトランジスタの基
盤バイアス効果によるしきい値電圧Ｖthの上昇は、 Ｖth＝Ｖth(0)＋Ｋ｛（２ψbp＋Ｖbs）１／２−（２ψb
p）１／２｝…（９）式の第二項で表される。
成するＭＯＳトランジスタのしきい値電圧を下げる理由
について以下に説明する。通常アナログスイッチはトラ
ンジスタのサブストレートとソースとの間の電位差Ｖbs
（基盤バイアス電圧）によりしきい値電圧が上昇するこ
とが知られており、ＮチャネルＭＯＳトランジスタの基
盤バイアス効果によるしきい値電圧Ｖthの上昇は、 Ｖth＝Ｖth(0)＋Ｋ｛（２ψbp＋Ｖbs）１／２−（２ψb
p）１／２｝…（９）式の第二項で表される。
【００３０】ここでψbpは、Ｐ型シリコン基盤不純物濃
度によって決まるフェルミ準位、Ｖth(0)は、Ｖbs＝０
の時のしきい値電圧で（１０）式、Ｋは、基盤バイアス
効果係数で（１１）式で求められる。
度によって決まるフェルミ準位、Ｖth(0)は、Ｖbs＝０
の時のしきい値電圧で（１０）式、Ｋは、基盤バイアス
効果係数で（１１）式で求められる。
【００３１】 Ｖth(0)＝２ψbp＋φms＋（２ｑεsiＮA）１／２／Ｃo＋Ｑint／Ｃo…（１０） 式 φmsはゲート物質とシリコンの仕事関数差 Ｑintは界面準位の電荷密度 εsiはシリコンの誘電率 ＮAはチャネル不純物濃度（アクセプタ濃度） ｑは電子の電荷量 Ｋ＝（２ｑεsiＮA）１／２／Ｃo…（１１）式 このしきい値電圧の上昇を抑える為には、（９）式にお
ける第二項を相殺すればよく、これはチャネルに燐
（Ｐ）をドープすることで容易に実現できる。
ける第二項を相殺すればよく、これはチャネルに燐
（Ｐ）をドープすることで容易に実現できる。
【００３２】燐（Ｐ）をドープした後のトランジスタの
しきい値電圧をＶth’とすると、 Ｖth’＝Ｖth(0)＋Ｋ｛（２ψbp＋Ｖbs）１／２−（２
ψbp）１／２｝−ΔＶth…（１２）式となる。
しきい値電圧をＶth’とすると、 Ｖth’＝Ｖth(0)＋Ｋ｛（２ψbp＋Ｖbs）１／２−（２
ψbp）１／２｝−ΔＶth…（１２）式となる。
【００３３】ΔＶthはチャネルドープによるしきい値の
変化分。
変化分。
【００３４】ΔＶth＝Ｋ｛（２ψbp＋Ｖbs）１／２−
（２ψbp）１／２｝…（１３）式とすることは現在の半
導体製造技術において比較的容易に可能であり、これに
より前記ＮチャネルＭＯＳトランジスタのオフ抵抗値Ｒ
offは劣化させずにオン抵抗値Ｒonのみを小さくするこ
とができる。また、この場合トランジスタのオン抵抗値
Ｒonを低減するためにＮチャネルＭＯＳトランジスタの
ゲートチャネル幅Ｗを大きくする必要はないため、ゲー
ト面積及び浮遊容量値Ｃsを増加させずにアナログスイ
ッチオフ時のフィードスルー電荷を低減できる。
（２ψbp）１／２｝…（１３）式とすることは現在の半
導体製造技術において比較的容易に可能であり、これに
より前記ＮチャネルＭＯＳトランジスタのオフ抵抗値Ｒ
offは劣化させずにオン抵抗値Ｒonのみを小さくするこ
とができる。また、この場合トランジスタのオン抵抗値
Ｒonを低減するためにＮチャネルＭＯＳトランジスタの
ゲートチャネル幅Ｗを大きくする必要はないため、ゲー
ト面積及び浮遊容量値Ｃsを増加させずにアナログスイ
ッチオフ時のフィードスルー電荷を低減できる。
【００３５】次に、第二の発明に関わるクロックドイン
バータのドレイン側のＰチャネル、ＮチャネルＭＯＳト
ランジスタのしきい値電圧Ｖthを下げることに関して説
明する。ＭＯＳアナログ回路の動作速度がｇm（相互伝
達コンダクタンス）に比例することは周知の事実であ
り、一般に ｇm＝β｜Ｖgs−Ｖth｜＝μＣoＷ／Ｌ（Ｖgs−Ｖth）…
（１４）式で表される。
バータのドレイン側のＰチャネル、ＮチャネルＭＯＳト
ランジスタのしきい値電圧Ｖthを下げることに関して説
明する。ＭＯＳアナログ回路の動作速度がｇm（相互伝
達コンダクタンス）に比例することは周知の事実であ
り、一般に ｇm＝β｜Ｖgs−Ｖth｜＝μＣoＷ／Ｌ（Ｖgs−Ｖth）…
（１４）式で表される。
【００３６】（１４）式でＶthを下げるとｇmが高く設
定できるため、前述（７）式で示したようにトランジス
タのオン抵抗値Ｒonをゲート面積及び浮遊容量値Ｃsは
増加させずに低くすることができる。よってクロックド
インバータのドレイン側のＭＯＳトランジスタの少なく
ともどちらか一方のしきい値電圧を下げれば比較判定精
度を劣化させずに比較動作だけを高速化することができ
る。
定できるため、前述（７）式で示したようにトランジス
タのオン抵抗値Ｒonをゲート面積及び浮遊容量値Ｃsは
増加させずに低くすることができる。よってクロックド
インバータのドレイン側のＭＯＳトランジスタの少なく
ともどちらか一方のしきい値電圧を下げれば比較判定精
度を劣化させずに比較動作だけを高速化することができ
る。
【００３７】さらに、第三の発明のチョッパ型コンパレ
ータは図１における４および５または７のアナログスイ
ッチやクロックドインバータのドレイン側のＰチャネル
ＭＯＳトランジスタ６１またはＮチャネルＭＯＳトラン
ジスタ６２のいずれかについてゲートチャネル長Ｌを半
導体集積回路内のチョッパ型コンパレータ以外の回路を
構成するＭＯＳトランジスタに比べて短くしたものであ
る。ＭＯＳトランジスタはチャネル長Ｌが短くなるとド
レイン電圧による障壁低下でサブスレッショールド電流
が増加してしきい値電圧Ｖthが下がる現象が知られてお
り、この現象は「短チャネル効果」と呼ばれている。そ
こで、この短チャネル効果を積極的に利用すれば前述の
チャネルドープのような製造工程は不要となり、ＭＯＳ
トランジスタのオン抵抗値Ｒonの低減に加えてゲート面
積も縮小できる。
ータは図１における４および５または７のアナログスイ
ッチやクロックドインバータのドレイン側のＰチャネル
ＭＯＳトランジスタ６１またはＮチャネルＭＯＳトラン
ジスタ６２のいずれかについてゲートチャネル長Ｌを半
導体集積回路内のチョッパ型コンパレータ以外の回路を
構成するＭＯＳトランジスタに比べて短くしたものであ
る。ＭＯＳトランジスタはチャネル長Ｌが短くなるとド
レイン電圧による障壁低下でサブスレッショールド電流
が増加してしきい値電圧Ｖthが下がる現象が知られてお
り、この現象は「短チャネル効果」と呼ばれている。そ
こで、この短チャネル効果を積極的に利用すれば前述の
チャネルドープのような製造工程は不要となり、ＭＯＳ
トランジスタのオン抵抗値Ｒonの低減に加えてゲート面
積も縮小できる。
【００３８】最後に、図２は第四の発明のチョッパ型コ
ンパレータの制御波形図であって、図１に示すチョッパ
型コンパレータにおいて、アナログスイッチをオン、オ
フする制御信号Ｓ1、Ｓ2、Ｓ3の振幅電圧を半導体集積
回路に与える電源電圧幅より小さくしたものである。
ンパレータの制御波形図であって、図１に示すチョッパ
型コンパレータにおいて、アナログスイッチをオン、オ
フする制御信号Ｓ1、Ｓ2、Ｓ3の振幅電圧を半導体集積
回路に与える電源電圧幅より小さくしたものである。
【００３９】図１においてアナログスイッチを構成する
ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖtnは前
述の方法によって低められているので、前述（７）式中
のＶgsを所望のオン抵抗値Ｒonを損なわない程度に小さ
くすることができる。すなわち制御信号Ｓ1およびＳ2ま
たはＳ3のいずれかにおいて、制御信号の振幅電圧を半
導体集積回路に与える電源電圧幅より小さくできる。チ
ャネル形成キャリアによるフィードスルー電荷はトラン
ジスタのゲートに印加される信号振幅に比例するため、
この振幅電圧を小さくすることでアナログスイッチオフ
時のフィードスルー電荷が減少して比較判定精度の向上
が可能となる。
ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖtnは前
述の方法によって低められているので、前述（７）式中
のＶgsを所望のオン抵抗値Ｒonを損なわない程度に小さ
くすることができる。すなわち制御信号Ｓ1およびＳ2ま
たはＳ3のいずれかにおいて、制御信号の振幅電圧を半
導体集積回路に与える電源電圧幅より小さくできる。チ
ャネル形成キャリアによるフィードスルー電荷はトラン
ジスタのゲートに印加される信号振幅に比例するため、
この振幅電圧を小さくすることでアナログスイッチオフ
時のフィードスルー電荷が減少して比較判定精度の向上
が可能となる。
【００４０】
【発明の効果】以上述べたように本発明の請求項１に係
る半導体集積回路によれば、チョッパ型コンパレータを
構成する帰還用または入力用アナログスイッチを構成す
るＭＯＳトランジスタのしきい値電圧を半導体集積回路
内のチョッパ型コンパレータ以外の回路を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも低くすることによ
って、トランジスタのゲート面積及び浮遊容量値Ｃsを
増加することなく、オン抵抗値Ｒonのみを下げられるた
め、比較判定精度を劣化させずに充放電特性が改善され
比較サイクルを短縮できる。
る半導体集積回路によれば、チョッパ型コンパレータを
構成する帰還用または入力用アナログスイッチを構成す
るＭＯＳトランジスタのしきい値電圧を半導体集積回路
内のチョッパ型コンパレータ以外の回路を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも低くすることによ
って、トランジスタのゲート面積及び浮遊容量値Ｃsを
増加することなく、オン抵抗値Ｒonのみを下げられるた
め、比較判定精度を劣化させずに充放電特性が改善され
比較サイクルを短縮できる。
【００４１】また本発明の請求項２に係る半導体集積回
路によれば、チョッパ型コンパレータを構成するクロッ
クドインバータのドレイン側のＭＯＳトランジスタのし
きい値電圧を半導体集積回路内のチョッパ型コンパレー
タ以外の回路を構成するＭＯＳトランジスタのしきい値
電圧よりも低くすることによって、ゲート面積を増加さ
せずにトランジスタの相互コンダクタンスｇmを大きく
できるため、浮遊容量値Ｃsを増加することなく比較判
定動作及び自己バイアス動作に要する時間を短縮でき
る。
路によれば、チョッパ型コンパレータを構成するクロッ
クドインバータのドレイン側のＭＯＳトランジスタのし
きい値電圧を半導体集積回路内のチョッパ型コンパレー
タ以外の回路を構成するＭＯＳトランジスタのしきい値
電圧よりも低くすることによって、ゲート面積を増加さ
せずにトランジスタの相互コンダクタンスｇmを大きく
できるため、浮遊容量値Ｃsを増加することなく比較判
定動作及び自己バイアス動作に要する時間を短縮でき
る。
【００４２】また本発明の請求項３に係る半導体集積回
路によれば、半導体集積回路内のチョッパ型コンパレー
タ以外の回路を構成するＭＯＳトランジスタに比べてゲ
ートチャネル長を短くしてＭＯＳトランジスタの短チャ
ネル効果でしきい値電圧を下げることにより、製造工程
を増やすことなく、第一の発明に記載の入力用アナログ
スイッチまたは帰還用アナログスイッチを構成するＭＯ
Ｓトランジスタのゲート面積（Ｗ×Ｌ）を減少できるた
め、第一の発明の作用の加えて比較判定精度が向上す
る。また、第二の発明に記載の増幅用ＣＭＯＳクロック
ドインバータのドレイン側のＰチャネルＭＯＳトランジ
スタまたはＮチャネルＭＯＳトランジスタのゲート面積
が減少できるため、第二の発明の作用に加えて浮遊容量
値Ｃsの低減で充放電特性が改善する。
路によれば、半導体集積回路内のチョッパ型コンパレー
タ以外の回路を構成するＭＯＳトランジスタに比べてゲ
ートチャネル長を短くしてＭＯＳトランジスタの短チャ
ネル効果でしきい値電圧を下げることにより、製造工程
を増やすことなく、第一の発明に記載の入力用アナログ
スイッチまたは帰還用アナログスイッチを構成するＭＯ
Ｓトランジスタのゲート面積（Ｗ×Ｌ）を減少できるた
め、第一の発明の作用の加えて比較判定精度が向上す
る。また、第二の発明に記載の増幅用ＣＭＯＳクロック
ドインバータのドレイン側のＰチャネルＭＯＳトランジ
スタまたはＮチャネルＭＯＳトランジスタのゲート面積
が減少できるため、第二の発明の作用に加えて浮遊容量
値Ｃsの低減で充放電特性が改善する。
【００４３】また本発明の請求項４に係る半導体集積回
路によれば、第一の発明に係るチョッパ型コンパレータ
における入力用アナログスイッチをオン、オフする制御
信号、または帰還用アナログスイッチをオン、オフする
制御信号の振幅電圧を半導体集積回路に与える電源電圧
幅より小さくすることにより、ＭＯＳトランジスタのオ
ン時におけるチャネル形成キャリアを低減できるため、
アナログスイッチオフ時のフィードスルー電荷が減少で
き、比較判定精度が向上する。
路によれば、第一の発明に係るチョッパ型コンパレータ
における入力用アナログスイッチをオン、オフする制御
信号、または帰還用アナログスイッチをオン、オフする
制御信号の振幅電圧を半導体集積回路に与える電源電圧
幅より小さくすることにより、ＭＯＳトランジスタのオ
ン時におけるチャネル形成キャリアを低減できるため、
アナログスイッチオフ時のフィードスルー電荷が減少で
き、比較判定精度が向上する。
【００４４】さらにこの発明のチョッパ型コンパレータ
をＡ／Ｄ変換器に適用すればＡ／Ｄ変換器自体の特性向
上も可能となる。尚、本実施例ではアナログスイッチに
ＮチャネルＭＯＳトランジスタを用いた構成について説
明したが、このアナログスイッチをＰチャネルＭＯＳま
たはＣＭＯＳトランジスタに置換しても同様の効果が得
られる。
をＡ／Ｄ変換器に適用すればＡ／Ｄ変換器自体の特性向
上も可能となる。尚、本実施例ではアナログスイッチに
ＮチャネルＭＯＳトランジスタを用いた構成について説
明したが、このアナログスイッチをＰチャネルＭＯＳま
たはＣＭＯＳトランジスタに置換しても同様の効果が得
られる。
【図１】本発明の第一〜第三の実施例を示す回路図。
【図２】本発明の第四の実施例を示すチョッパ型コンパ
レータの制御波形図。
レータの制御波形図。
【図３】（ａ）チョッパ型コンパレータの従来例１を示
す回路図。 （ｂ）従来例１のチョッパ型コンパレータの制御波形
図。
す回路図。 （ｂ）従来例１のチョッパ型コンパレータの制御波形
図。
【図４】（ａ）チョッパ型コンパレータの従来例２を示
す回路図。 （ｂ）従来例２のＶ1、Ｖ2を制御信号としたときのチョ
ッパ型コンパレータの制御波形図。
す回路図。 （ｂ）従来例２のＶ1、Ｖ2を制御信号としたときのチョ
ッパ型コンパレータの制御波形図。
【図５】浮遊容量を考慮したチョッパ型コンパレータの
比較判定動作における等価モデル図。
比較判定動作における等価モデル図。
１・・基準電圧入力端子 ２・・アナログ入力端子 ３・・入力容量 ４・・ＮチャネルＭＯＳトランジスタによるアナログス
イッチ ４１・・低しきい値電圧ＮチャネルＭＯＳトランジスタ
によるアナログスイッチ ５・・ＮチャネルＭＯＳトランジスタによるアナログス
イッチ ５１・・低しきい値電圧ＮチャネルＭＯＳトランジスタ
によるアナログスイッチ ６・・インバータ ６１・・ＰチャネルＭＯＳトランジスタ ６２・・ＮチャネルＭＯＳトランジスタ ６３・・低しきい値電圧ＰチャネルＭＯＳトランジスタ ６４・・低しきい値電圧ＮチャネルＭＯＳトランジスタ ７・・ＮチャネルＭＯＳトランジスタによるアナログス
イッチ ７１・・低しきい値電圧ＮチャネルＭＯＳトランジスタ
によるアナログスイッチ ８・・ＰチャネルＭＯＳトランジスタ ９・・ＮチャネルＭＯＳトランジスタ １０・・制御信号および固定バイアス電圧入力端子 １１・・制御信号および固定バイアス電圧入力端子 １２・・浮遊容量
イッチ ４１・・低しきい値電圧ＮチャネルＭＯＳトランジスタ
によるアナログスイッチ ５・・ＮチャネルＭＯＳトランジスタによるアナログス
イッチ ５１・・低しきい値電圧ＮチャネルＭＯＳトランジスタ
によるアナログスイッチ ６・・インバータ ６１・・ＰチャネルＭＯＳトランジスタ ６２・・ＮチャネルＭＯＳトランジスタ ６３・・低しきい値電圧ＰチャネルＭＯＳトランジスタ ６４・・低しきい値電圧ＮチャネルＭＯＳトランジスタ ７・・ＮチャネルＭＯＳトランジスタによるアナログス
イッチ ７１・・低しきい値電圧ＮチャネルＭＯＳトランジスタ
によるアナログスイッチ ８・・ＰチャネルＭＯＳトランジスタ ９・・ＮチャネルＭＯＳトランジスタ １０・・制御信号および固定バイアス電圧入力端子 １１・・制御信号および固定バイアス電圧入力端子 １２・・浮遊容量
Claims (4)
- 【請求項１】サンプリング容量と、このサンプリング容
量の一端に基準電圧とアナログ入力電圧を選択接続可能
とする為のＭＯＳトランジスタによる第１および第２の
アナログスイッチと、前記サンプリング容量の他端に直
列に接続される増幅用ＣＭＯＳインバータおよび、前記
インバータの出力と入力を短絡、非短絡選択可能とする
為のＭＯＳトランジスタによる第３のアナログスイッチ
からなるチョッパ型コンパレータを内蔵する半導体集積
回路において、前記チョッパ型コンパレータの第１およ
び第２または第３のアナログスイッチを構成するＭＯＳ
トランジスタのしきい値電圧が前記半導体集積回路内の
前記チョッパ型コンパレータ以外の回路を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも低いことを特徴と
する半導体集積回路。 - 【請求項２】サンプリング容量と、このサンプリング容
量の一端に基準電圧とアナログ入力電圧を選択接続可能
とする為のＭＯＳトランジスタによる第１および第２の
アナログスイッチと、前記サンプリング容量の他端に直
列に接続される増幅用ＣＭＯＳクロックドインバータお
よび、前記クロックドインバータの出力と入力を短絡、
非短絡選択可能とする為のＭＯＳトランジスタによる第
３のアナログスイッチからなるチョッパ型コンパレータ
を内蔵する半導体集積回路において、前記クロックドイ
ンバータのドレイン側のＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタのいずれかにおい
てＭＯＳトランジスタのしきい値電圧が前記半導体集積
回路内の前記チョッパ型コンパレータ以外の回路を構成
するＭＯＳトランジスタのしきい値電圧よりも低いこと
を特徴とする半導体集積回路。 - 【請求項３】請求項１または請求項２に記載のチョッパ
型コンパレータにおいて、ＭＯＳトランジスタのしきい
値電圧を下げる方法として、半導体集積回路内の前記チ
ョッパ型コンパレータ以外の回路を構成するＭＯＳトラ
ンジスタと比べトランジスタのチャネル長を短くし、短
チャネル効果によりしきい値電圧を下げたことを特徴と
する半導体集積回路。 - 【請求項４】請求項１に記載のチョッパ型コンパレータ
において、第１および第２のアナログスイッチをオン、
オフする制御信号、または第３のアナログスイッチをオ
ン、オフする制御信号の振幅電圧を半導体集積回路に与
える電源電圧幅より小さくしたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16168597A JPH118534A (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16168597A JPH118534A (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118534A true JPH118534A (ja) | 1999-01-12 |
Family
ID=15739912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16168597A Withdrawn JPH118534A (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118534A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4693333A (en) * | 1985-03-22 | 1987-09-15 | Honda Giken Kogyo Kabushiki Kaisha | Power transmission apparatus for vehicles |
| US4808762A (en) * | 1987-04-23 | 1989-02-28 | Fmc Corporation | Insecticidal cyclopropyl-substituted di(aryl) compounds |
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1997
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