JPH04307498A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04307498A JPH04307498A JP3071581A JP7158191A JPH04307498A JP H04307498 A JPH04307498 A JP H04307498A JP 3071581 A JP3071581 A JP 3071581A JP 7158191 A JP7158191 A JP 7158191A JP H04307498 A JPH04307498 A JP H04307498A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリの不良メ
モリセルを救済するための冗長回路を有する半導体集積
回路に関し、特に、消費電力を低減し、マスクパターン
レイアウト時の占有面積を縮小しつつ、高速に動作する
半導体集積回路に関するものである。
モリセルを救済するための冗長回路を有する半導体集積
回路に関し、特に、消費電力を低減し、マスクパターン
レイアウト時の占有面積を縮小しつつ、高速に動作する
半導体集積回路に関するものである。
【０００２】
【従来の技術】図５従来の半導体集積回路の回路構成の
一例を示し、図６、図５示す従来の半導体集積回路に於
けるの動作タイミングチャートを示す。
一例を示し、図６、図５示す従来の半導体集積回路に於
けるの動作タイミングチャートを示す。
【０００３】図５に於いて、Ａ０、Ａ１、……Ａｎは不
良メモリセルをアクセスするアドレス信号であり、ＸＡ
０、ＸＡ１、……ＸＡｎはそれぞれＡ０、Ａ１、……Ａ
ｎと論理的に相補的なレベルの信号である。２００〜２
０７は冗長回路使用時にレーザ光線によって切断するヒ
ューズであり、ヒューズ２００〜２０７の一端はプリチ
ャージノードＰＲ０に共通に接続されている。２０８〜
２１５はゲートにアドレス信号Ａ０〜Ａｎ、ＸＡ０〜Ｘ
Ａｎを入力し、ソースが接地され、ドレインがヒューズ
２００〜２０７の一端に接続されているＮチャネルトラ
ンジスタである。２１６はゲートにプリチャージ制御信
号ＸＰＲＣを入力し、ソースが電源電圧Ｖｃｃに接続さ
れ、ドレインがプリチャージノードＰＲ０に接続されて
いるＰチャネルトランジスタである。
良メモリセルをアクセスするアドレス信号であり、ＸＡ
０、ＸＡ１、……ＸＡｎはそれぞれＡ０、Ａ１、……Ａ
ｎと論理的に相補的なレベルの信号である。２００〜２
０７は冗長回路使用時にレーザ光線によって切断するヒ
ューズであり、ヒューズ２００〜２０７の一端はプリチ
ャージノードＰＲ０に共通に接続されている。２０８〜
２１５はゲートにアドレス信号Ａ０〜Ａｎ、ＸＡ０〜Ｘ
Ａｎを入力し、ソースが接地され、ドレインがヒューズ
２００〜２０７の一端に接続されているＮチャネルトラ
ンジスタである。２１６はゲートにプリチャージ制御信
号ＸＰＲＣを入力し、ソースが電源電圧Ｖｃｃに接続さ
れ、ドレインがプリチャージノードＰＲ０に接続されて
いるＰチャネルトランジスタである。
【０００４】２３０は一つの不良メモリセルに対応する
アドレスをプログラムするプログラマブル回路である。 ２３１〜２３３はプログラマブル回路２３０が示す破線
で囲まれた回路部分と同様の回路を有するプログラマブ
ル回路であり、それぞれ、プリチャージ制御信号ＸＰＲ
Ｃ及び、アドレス信号Ａ０〜Ａｎ、ＸＡ０〜ＸＡｎを入
力し、プリチャージノードＰＲ１〜ＰＲ３を出力する。
アドレスをプログラムするプログラマブル回路である。 ２３１〜２３３はプログラマブル回路２３０が示す破線
で囲まれた回路部分と同様の回路を有するプログラマブ
ル回路であり、それぞれ、プリチャージ制御信号ＸＰＲ
Ｃ及び、アドレス信号Ａ０〜Ａｎ、ＸＡ０〜ＸＡｎを入
力し、プリチャージノードＰＲ１〜ＰＲ３を出力する。
【０００５】２４０はプリチャージノードＰＲ０〜ＰＲ
３を入力し、冗長回路活性化信号ＳＰＥを出力するＯＲ
ゲートである。２４１は冗長回路活性化信号ＳＰＥを入
力し、冗長回路活性化信号ＳＰＥの反転信号を出力する
インバータである。２４２は冗長回路活性化信号ＳＰＥ
及び、クロック信号ＣＬＫを入力し、冗長回路ドライブ
信号ＳＰＡＲＥを出力するドライバである。２４３は冗
長回路活性化信号ＳＰＥの反転信号及び、クロック信号
ＣＬＫを入力し、通常回路ドライブ信号ＮＯＲＭＡＬを
出力するドライバである。
３を入力し、冗長回路活性化信号ＳＰＥを出力するＯＲ
ゲートである。２４１は冗長回路活性化信号ＳＰＥを入
力し、冗長回路活性化信号ＳＰＥの反転信号を出力する
インバータである。２４２は冗長回路活性化信号ＳＰＥ
及び、クロック信号ＣＬＫを入力し、冗長回路ドライブ
信号ＳＰＡＲＥを出力するドライバである。２４３は冗
長回路活性化信号ＳＰＥの反転信号及び、クロック信号
ＣＬＫを入力し、通常回路ドライブ信号ＮＯＲＭＡＬを
出力するドライバである。
【０００６】以上の様に構成された従来の半導体集積回
路に於いて、不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされると
、アドレス信号Ａ０がＬｏｗレベルになり、アドレス信
号ＸＡ０がＨｉｇｈレベルになる。即ち、Ｎチャネルト
ランジスタ２０８が非導通となり、Ｎチャネルトランジ
スタ２０９が導通する。従って、冗長回路を使用する場
合、ヒューズ２０１をレーザ光線で切断する。逆に、不
良メモリセルに対応するアドレスの最下位ビットが１の
場合、同一アドレスがアクセスされると、アドレス信号
Ａ０がＨｉｇｈレベルになり、アドレス信号ＸＡ０がＬ
ｏｗレベルになる。即ち、Ｎチャネルトランジスタ２０
８が導通し、Ｎチャネルトランジスタ２０９が非導通と
なる。従って、冗長回路を使用する場合、ヒューズ２０
０をレーザ光線で切断する。
路に於いて、不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされると
、アドレス信号Ａ０がＬｏｗレベルになり、アドレス信
号ＸＡ０がＨｉｇｈレベルになる。即ち、Ｎチャネルト
ランジスタ２０８が非導通となり、Ｎチャネルトランジ
スタ２０９が導通する。従って、冗長回路を使用する場
合、ヒューズ２０１をレーザ光線で切断する。逆に、不
良メモリセルに対応するアドレスの最下位ビットが１の
場合、同一アドレスがアクセスされると、アドレス信号
Ａ０がＨｉｇｈレベルになり、アドレス信号ＸＡ０がＬ
ｏｗレベルになる。即ち、Ｎチャネルトランジスタ２０
８が導通し、Ｎチャネルトランジスタ２０９が非導通と
なる。従って、冗長回路を使用する場合、ヒューズ２０
０をレーザ光線で切断する。
【０００７】以下、Ａ１とＸＡ１、Ａ２とＸＡ２、……
ＡｎとＸＡｎに関しても同様にヒューズの切断が行なわ
れ、２ｎ個のヒューズの内、ｎ個のヒューズが切断され
て一つの不良メモリセルに対応するアドレスがプログラ
ムされる。従って、図５示す従来の半導体集積回路の一
例に於いては、四つのアドレスに対応する不良メモリセ
ルを冗長メモリセルに置換することができる。
ＡｎとＸＡｎに関しても同様にヒューズの切断が行なわ
れ、２ｎ個のヒューズの内、ｎ個のヒューズが切断され
て一つの不良メモリセルに対応するアドレスがプログラ
ムされる。従って、図５示す従来の半導体集積回路の一
例に於いては、四つのアドレスに対応する不良メモリセ
ルを冗長メモリセルに置換することができる。
【０００８】図５に示す従来の半導体集積回路が動作す
ると、先ず、図６（ａ）に示す如く、プリチャージ制御
信号ＸＰＲＣがＬｏｗレベルの期間にＰチャネルトラン
ジスタ２１６が導通し、図６（ｃ）に示す如く、プリチ
ャージノードＰＲ０〜ＰＲ３がＨｉｇｈレベルに保持さ
れる。続いてプリチャージ制御信号ＸＰＲＣがＨｉｇｈ
レベルに遷移した後、図６（ｂ）に示す如く、アドレス
信号Ａ０〜Ａｎ、ＸＡ０〜ＸＡｎがＨｉｇｈレベルもし
くはＬｏｗレベルのいずれかに確定する。例えば、プロ
グラマブル回路２３０に於いてプログラムを行なった不
良メモリセルに対応するアドレスがアクセスされた場合
、Ｎチャネルトランジスタ２０８〜２１５の内、アドレ
ス信号Ａ０〜Ａｎ、ＸＡ０〜ＸＡｎによりゲート電位が
Ｈｉｇｈレベルとなり導通状態のトランジスタのドレイ
ンに接続されるヒューズは全て切断されているため、図
６（ｃ）の破線に示す如く、プリチャージノードＰＲ０
はＨｉｇｈレベルに保持される。
ると、先ず、図６（ａ）に示す如く、プリチャージ制御
信号ＸＰＲＣがＬｏｗレベルの期間にＰチャネルトラン
ジスタ２１６が導通し、図６（ｃ）に示す如く、プリチ
ャージノードＰＲ０〜ＰＲ３がＨｉｇｈレベルに保持さ
れる。続いてプリチャージ制御信号ＸＰＲＣがＨｉｇｈ
レベルに遷移した後、図６（ｂ）に示す如く、アドレス
信号Ａ０〜Ａｎ、ＸＡ０〜ＸＡｎがＨｉｇｈレベルもし
くはＬｏｗレベルのいずれかに確定する。例えば、プロ
グラマブル回路２３０に於いてプログラムを行なった不
良メモリセルに対応するアドレスがアクセスされた場合
、Ｎチャネルトランジスタ２０８〜２１５の内、アドレ
ス信号Ａ０〜Ａｎ、ＸＡ０〜ＸＡｎによりゲート電位が
Ｈｉｇｈレベルとなり導通状態のトランジスタのドレイ
ンに接続されるヒューズは全て切断されているため、図
６（ｃ）の破線に示す如く、プリチャージノードＰＲ０
はＨｉｇｈレベルに保持される。
【０００９】また、プログラマブル回路２３０に於いて
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、Ｎチャネルト
ランジスタ２０８〜２１５の内、アドレス信号Ａ０〜Ａ
ｎ、ＸＡ０〜ＸＡｎによりゲート電位がＨｉｇｈレベル
となり導通状態のトランジスタのドレインに接続されて
いるヒューズの内、切断されていないヒューズを通じて
、プリチャージノードＰＲ０に充電されていた電荷が放
電され、図６（ｃ）の実線に示す如く、プリチャージノ
ードＰＲ０はＬｏｗレベルに遷移する。以下同様に、プ
ログラマブル回路２３１、２３２、２３３に於いてプロ
グラムを行なった不良メモリセルに対応するアドレスが
アクセスされた場合、それぞれノードＰＲ１、ＰＲ２、
ＰＲ３が図６（ｃ）の破線に示す如くＨｉｇｈレベルに
保持される。
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、Ｎチャネルト
ランジスタ２０８〜２１５の内、アドレス信号Ａ０〜Ａ
ｎ、ＸＡ０〜ＸＡｎによりゲート電位がＨｉｇｈレベル
となり導通状態のトランジスタのドレインに接続されて
いるヒューズの内、切断されていないヒューズを通じて
、プリチャージノードＰＲ０に充電されていた電荷が放
電され、図６（ｃ）の実線に示す如く、プリチャージノ
ードＰＲ０はＬｏｗレベルに遷移する。以下同様に、プ
ログラマブル回路２３１、２３２、２３３に於いてプロ
グラムを行なった不良メモリセルに対応するアドレスが
アクセスされた場合、それぞれノードＰＲ１、ＰＲ２、
ＰＲ３が図６（ｃ）の破線に示す如くＨｉｇｈレベルに
保持される。
【００１０】プログラマブル回路２３０〜２３３におい
て、プログラムを行なった不良メモリセルに対応するア
ドレスのいずれかがアクセスされた場合、プリチャージ
ノードＰＲ０〜ＰＲ３のいずれかがＨｉｇｈレベルに保
持され、冗長回路活性化信号ＳＰＥは図６（ｄ）の破線
に示す如く、Ｈｉｇｈレベルに保持される。その後、図
６（ｅ）に示す如く、クロック信号ＣＬＫがＨｉｇｈレ
ベルに遷移し、冗長回路ドライブ信号ＳＰＡＲＥが図６
（ｆ）の破線に示す如く、Ｈｉｇｈレベルに遷移し、冗
長メモリセル（不図示）をアクセスする。同時に、通常
回路ドライブ信号ＮＯＲＭＡＬが図６（ｇ）の破線に示
す如く、Ｌｏｗレベルに保持され、通常メモリセル（不
図示）のアクセスは行なわれない。
て、プログラムを行なった不良メモリセルに対応するア
ドレスのいずれかがアクセスされた場合、プリチャージ
ノードＰＲ０〜ＰＲ３のいずれかがＨｉｇｈレベルに保
持され、冗長回路活性化信号ＳＰＥは図６（ｄ）の破線
に示す如く、Ｈｉｇｈレベルに保持される。その後、図
６（ｅ）に示す如く、クロック信号ＣＬＫがＨｉｇｈレ
ベルに遷移し、冗長回路ドライブ信号ＳＰＡＲＥが図６
（ｆ）の破線に示す如く、Ｈｉｇｈレベルに遷移し、冗
長メモリセル（不図示）をアクセスする。同時に、通常
回路ドライブ信号ＮＯＲＭＡＬが図６（ｇ）の破線に示
す如く、Ｌｏｗレベルに保持され、通常メモリセル（不
図示）のアクセスは行なわれない。
【００１１】また、プログラマブル回路２３０〜２３３
において、プログラムを行なった不良メモリセルに対応
するアドレス以外のアドレスがアクセスされた場合、プ
リチャージノードＰＲ０〜ＰＲ３は全て図６（ｃ）の実
線に示す如く、Ｌｏｗレベルに遷移し、冗長回路活性化
信号ＳＰＥは図６（ｄ）の実線に示す如く、Ｌｏｗレベ
ルに遷移する。従って、その後、図６（ｅ）に示す如く
、クロック信号ＣＬＫがＨｉｇｈレベルに遷移すると、
冗長回路ドライブ信号ＳＰＡＲＥは図６（ｆ）の実線に
示す如く、Ｌｏｗレベルに保持され、冗長メモリセル（
不図示）のアクセスは行なわれない。同時に、通常回路
ドライブ信号ＮＯＲＭＡＬが図６（ｇ）の実線に示す如
く、Ｈｉｇｈレベルに遷移し、通常メモリセル（不図示
）のアクセスが行なわれる。
において、プログラムを行なった不良メモリセルに対応
するアドレス以外のアドレスがアクセスされた場合、プ
リチャージノードＰＲ０〜ＰＲ３は全て図６（ｃ）の実
線に示す如く、Ｌｏｗレベルに遷移し、冗長回路活性化
信号ＳＰＥは図６（ｄ）の実線に示す如く、Ｌｏｗレベ
ルに遷移する。従って、その後、図６（ｅ）に示す如く
、クロック信号ＣＬＫがＨｉｇｈレベルに遷移すると、
冗長回路ドライブ信号ＳＰＡＲＥは図６（ｆ）の実線に
示す如く、Ｌｏｗレベルに保持され、冗長メモリセル（
不図示）のアクセスは行なわれない。同時に、通常回路
ドライブ信号ＮＯＲＭＡＬが図６（ｇ）の実線に示す如
く、Ｈｉｇｈレベルに遷移し、通常メモリセル（不図示
）のアクセスが行なわれる。
【００１２】
【発明が解決しようとする課題】しかしながら上記の様
な構成では、全メモリセルへのアクセスの内、殆どを占
める通常メモリセルへのアクセスが行なわれる場合、プ
リチャージノードＰＲ０〜ＰＲ３は全て、１回のアクセ
ス毎にＰチャネルトランジスタによる充電と、切断され
ていないヒューズ及び導通しているＮチャネルトランジ
スタによる放電が繰り返され、実際の回路動作に寄与し
ない電力消費が行なわれるという問題点を有していた。
な構成では、全メモリセルへのアクセスの内、殆どを占
める通常メモリセルへのアクセスが行なわれる場合、プ
リチャージノードＰＲ０〜ＰＲ３は全て、１回のアクセ
ス毎にＰチャネルトランジスタによる充電と、切断され
ていないヒューズ及び導通しているＮチャネルトランジ
スタによる放電が繰り返され、実際の回路動作に寄与し
ない電力消費が行なわれるという問題点を有していた。
【００１３】また、メモリの大容量化に伴い、メモリセ
ルへのアクセスに使用されるアドレスは増加しており、
不良メモリセルに対応するアドレスをプログラムするた
めのヒューズの本数も増加している。しかしながら、ヒ
ューズのマスクパターンレイアウトは、電気的又は機械
的に切断を行なう都合上、占有面積が大きく上記の様な
回路構成では、プログラムアドレスの増加に伴い、占有
面積が増加すると言う問題点をも有していた。
ルへのアクセスに使用されるアドレスは増加しており、
不良メモリセルに対応するアドレスをプログラムするた
めのヒューズの本数も増加している。しかしながら、ヒ
ューズのマスクパターンレイアウトは、電気的又は機械
的に切断を行なう都合上、占有面積が大きく上記の様な
回路構成では、プログラムアドレスの増加に伴い、占有
面積が増加すると言う問題点をも有していた。
【００１４】本発明はかかる点に鑑み、通常メモリセル
へのアクセスの際の消費電力を低減し、マスクパターン
レイアウト時の占有面積を縮小しつつ高速に動作する半
導体集積回路を提供することを目的とする。
へのアクセスの際の消費電力を低減し、マスクパターン
レイアウト時の占有面積を縮小しつつ高速に動作する半
導体集積回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、電気的又は機
械的に切断可能な複数のヒューズと、ゲートがメモリセ
ルのアクセスに用いるアドレス信号の一部をデコードし
たアドレスデコード信号に接続され、ドレインが前記複
数のヒューズの一端に接続され、ソースが共通のプリチ
ャージノードに接続された第１のトランジスタを含むプ
ログラマブル回路を複数備え、ゲートが前記メモリセル
のアクセスに用いるアドレス信号の内、前記デコードに
用いたアドレス信号を除いたアドレス信号に接続され、
ソースが第１の電位に接続され、ドレインが前記ヒュー
ズの他端に接続された第２のトランジスタと、ゲートが
プリチャージ制御信号に接続され、ソースが第２の電位
に接続され、ドレインが前記共通のプリチャージノード
に接続された第３のトランジスタとを備えた半導体集積
回路である。
械的に切断可能な複数のヒューズと、ゲートがメモリセ
ルのアクセスに用いるアドレス信号の一部をデコードし
たアドレスデコード信号に接続され、ドレインが前記複
数のヒューズの一端に接続され、ソースが共通のプリチ
ャージノードに接続された第１のトランジスタを含むプ
ログラマブル回路を複数備え、ゲートが前記メモリセル
のアクセスに用いるアドレス信号の内、前記デコードに
用いたアドレス信号を除いたアドレス信号に接続され、
ソースが第１の電位に接続され、ドレインが前記ヒュー
ズの他端に接続された第２のトランジスタと、ゲートが
プリチャージ制御信号に接続され、ソースが第２の電位
に接続され、ドレインが前記共通のプリチャージノード
に接続された第３のトランジスタとを備えた半導体集積
回路である。
【００１６】
【作用】本発明は前記した構成により、第３のトランジ
スタがプリチャージ制御信号により共通のプリチャージ
ノードを充電する。続いてプリチャージ制御信号が非活
性化し第３のトランジスタが非導通化した後に、通常メ
モリセルをアクセスするアドレス信号が確定すると、複
数あるプログラマブル回路に含まれる第１のトランジス
タの内、予め一部アドレスをデコードした信号により選
択された第１のトランジスタのみが導通し、切断されて
いないヒューズ及び、第２のトランジスタの内、アドレ
ス信号により導通しているトランジスタを通じて共通の
プリチャージノードの電荷が放電される。この際、充放
電が行なわれるノードは、プログラマブル回路が複数あ
るにも係わらず、共通のプリチャージノードのみとなり
電力消費が低減される。
スタがプリチャージ制御信号により共通のプリチャージ
ノードを充電する。続いてプリチャージ制御信号が非活
性化し第３のトランジスタが非導通化した後に、通常メ
モリセルをアクセスするアドレス信号が確定すると、複
数あるプログラマブル回路に含まれる第１のトランジス
タの内、予め一部アドレスをデコードした信号により選
択された第１のトランジスタのみが導通し、切断されて
いないヒューズ及び、第２のトランジスタの内、アドレ
ス信号により導通しているトランジスタを通じて共通の
プリチャージノードの電荷が放電される。この際、充放
電が行なわれるノードは、プログラマブル回路が複数あ
るにも係わらず、共通のプリチャージノードのみとなり
電力消費が低減される。
【００１７】また、プリチャージに用いる第３のトラン
ジスタの数を削減し且つ、予め一部アドレスをデコード
してプログラマブル回路を第一のトランジスタで選択し
、電気的又は機械的な手段によりアドレスプログラムを
行なうヒューズの本数を削減することにより、マスクパ
ターンレイアウト時の占有面積を縮小する。
ジスタの数を削減し且つ、予め一部アドレスをデコード
してプログラマブル回路を第一のトランジスタで選択し
、電気的又は機械的な手段によりアドレスプログラムを
行なうヒューズの本数を削減することにより、マスクパ
ターンレイアウト時の占有面積を縮小する。
【００１８】
【実施例】（実施例１）図１は本発明の第１の実施例に
於ける半導体集積回路の回路構成図を示し、図２は図１
に示す本発明の第１の実施例に於ける動作タイミングチ
ャートを示す。
於ける半導体集積回路の回路構成図を示し、図２は図１
に示す本発明の第１の実施例に於ける動作タイミングチ
ャートを示す。
【００１９】図１に於いて、Ａ０、Ａ１、……Ａｎ−２
、Ａｎ−１、Ａｎは不良メモリセルをアクセスするアド
レス信号であり、ＸＡ０、ＸＡ１、……ＸＡｎ−２、Ｘ
Ａｎ−１、ＸＡｎはそれぞれＡ０、Ａ１、……Ａｎ−２
、Ａｎ−１、Ａｎと論理的に相補的なレベルの信号であ
る。１００〜１０３はアドレス信号の上位２ビットの信
号Ａｎ、Ａｎ−１、ＸＡｎ、ＸＡｎ−１の内、２つのア
ドレス信号を入力し、アドレスデコード信号ＢＬＫ０〜
ＢＬＫ３を出力するＡＮＤゲートである。１０４〜１０
９は冗長回路使用時にレーザ光線によって切断するヒュ
ーズである。１１０はゲートがアドレスデコード信号を
ＢＬＫ０に接続され、ソースが共通のプリチャージノー
ドＰＲに接続され、ドレインがヒューズ１０４〜１０９
の一端に共通に接続されている第１のトランジスタであ
る。１１１〜１１６はゲートがアドレス信号Ａ０、Ａ１
、……Ａｎ−２ＸＡ０、及びＸＡ１、……ＸＡｎ−２に
接続され、ソースが第１の電源となる接地線に接続され
、ドレインがヒューズ１０４〜１０９の他端に接続され
ている第２のトランジスタである。１１７はゲートがプ
リチャージ制御信号ＸＰＲＣに接続され、ソースが第２
の電源となる外部電源あるいは、内部回路で発生した前
記第１の電源の電位より高い電位を持つ電源線に接続さ
れ、ドレインが共通のプリチャージノードＰＲに接続さ
れている第３のトランジスタである。ここで、第１のト
ランジスタ１１０及び、第２のトランジスタ１１１〜１
１６はＮチャネルトランジスタであり、第３のトランジ
スタ１１７はＰチャネルトランジスタである。 １１８はヒューズ１０４〜１０９、第１のトランジスタ
１１０から成り、一つの不良メモリセルに対応するアド
レスをプログラムするプログラマブル回路である。
、Ａｎ−１、Ａｎは不良メモリセルをアクセスするアド
レス信号であり、ＸＡ０、ＸＡ１、……ＸＡｎ−２、Ｘ
Ａｎ−１、ＸＡｎはそれぞれＡ０、Ａ１、……Ａｎ−２
、Ａｎ−１、Ａｎと論理的に相補的なレベルの信号であ
る。１００〜１０３はアドレス信号の上位２ビットの信
号Ａｎ、Ａｎ−１、ＸＡｎ、ＸＡｎ−１の内、２つのア
ドレス信号を入力し、アドレスデコード信号ＢＬＫ０〜
ＢＬＫ３を出力するＡＮＤゲートである。１０４〜１０
９は冗長回路使用時にレーザ光線によって切断するヒュ
ーズである。１１０はゲートがアドレスデコード信号を
ＢＬＫ０に接続され、ソースが共通のプリチャージノー
ドＰＲに接続され、ドレインがヒューズ１０４〜１０９
の一端に共通に接続されている第１のトランジスタであ
る。１１１〜１１６はゲートがアドレス信号Ａ０、Ａ１
、……Ａｎ−２ＸＡ０、及びＸＡ１、……ＸＡｎ−２に
接続され、ソースが第１の電源となる接地線に接続され
、ドレインがヒューズ１０４〜１０９の他端に接続され
ている第２のトランジスタである。１１７はゲートがプ
リチャージ制御信号ＸＰＲＣに接続され、ソースが第２
の電源となる外部電源あるいは、内部回路で発生した前
記第１の電源の電位より高い電位を持つ電源線に接続さ
れ、ドレインが共通のプリチャージノードＰＲに接続さ
れている第３のトランジスタである。ここで、第１のト
ランジスタ１１０及び、第２のトランジスタ１１１〜１
１６はＮチャネルトランジスタであり、第３のトランジ
スタ１１７はＰチャネルトランジスタである。 １１８はヒューズ１０４〜１０９、第１のトランジスタ
１１０から成り、一つの不良メモリセルに対応するアド
レスをプログラムするプログラマブル回路である。
【００２０】１１９〜１２１はプログラマブル回路１１
８が示す破線で囲まれた回路部分と同様の回路を有する
プログラマブル回路であり、プログラマブル回路１１９
〜１２１が有する第１のトランジスタのゲートにはそれ
ぞれアドレスデコード信号ＢＬＫ１〜ＢＬＫ３が接続さ
れ、ドレインが共通のプリチャージノードＰＲに接続さ
れている。また、プログラマブル回路１１９〜１２１に
含まれるヒューズの一端はプログラマブル回路１１８と
同様に、第２のトランジスタ１１１〜１１６のドレイン
に接続されている。１２２は共通のプリチャージノード
ＰＲを入力し、冗長回路活性化信号ＳＰＥを出力するバ
ッファである。１２３は冗長回路活性化信号ＳＰＥを入
力し冗長回路活性化信号ＳＰＥの反転信号を出力するイ
ンバータである。１２４は冗長回路活性化信号ＳＰＥと
クロック信号ＣＬＫを入力し、冗長回路ドライブ信号Ｓ
ＰＡＲＥを出力するドライバである。１２５は冗長回路
活性化信号ＳＰＥの反転信号とクロック信号ＣＬＫを入
力し、通常回路ドライブ信号ＮＯＲＭＡＬを出力するド
ライバである。
８が示す破線で囲まれた回路部分と同様の回路を有する
プログラマブル回路であり、プログラマブル回路１１９
〜１２１が有する第１のトランジスタのゲートにはそれ
ぞれアドレスデコード信号ＢＬＫ１〜ＢＬＫ３が接続さ
れ、ドレインが共通のプリチャージノードＰＲに接続さ
れている。また、プログラマブル回路１１９〜１２１に
含まれるヒューズの一端はプログラマブル回路１１８と
同様に、第２のトランジスタ１１１〜１１６のドレイン
に接続されている。１２２は共通のプリチャージノード
ＰＲを入力し、冗長回路活性化信号ＳＰＥを出力するバ
ッファである。１２３は冗長回路活性化信号ＳＰＥを入
力し冗長回路活性化信号ＳＰＥの反転信号を出力するイ
ンバータである。１２４は冗長回路活性化信号ＳＰＥと
クロック信号ＣＬＫを入力し、冗長回路ドライブ信号Ｓ
ＰＡＲＥを出力するドライバである。１２５は冗長回路
活性化信号ＳＰＥの反転信号とクロック信号ＣＬＫを入
力し、通常回路ドライブ信号ＮＯＲＭＡＬを出力するド
ライバである。
【００２１】以上の様に構成された本発明の第１の実施
例の半導体集積回路について、以下その動作を説明する
。
例の半導体集積回路について、以下その動作を説明する
。
【００２２】不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされると
、アドレス信号Ａ０がＬｏｗレベルになり、アドレス信
号ＸＡ０がＨｉｇｈレベルになる。即ち、第２のトラン
ジスタ１１１が非導通となり、第２のトランジスタ１１
２が導通する。従って、冗長回路を使用する場合、ヒュ
ーズ１０５をレーザ光線で切断する。
位ビットが０の場合、同一アドレスがアクセスされると
、アドレス信号Ａ０がＬｏｗレベルになり、アドレス信
号ＸＡ０がＨｉｇｈレベルになる。即ち、第２のトラン
ジスタ１１１が非導通となり、第２のトランジスタ１１
２が導通する。従って、冗長回路を使用する場合、ヒュ
ーズ１０５をレーザ光線で切断する。
【００２３】逆に、不良メモリセルに対応するアドレス
の最下位ビットが１の場合、同一アドレスがアクセスさ
れると、アドレス信号Ａ０がＨｉｇｈレベルになり、ア
ドレス信号ＸＡ０がＬｏｗレベルになる。即ち、第２の
トランジスタ１１１が導通し、第２のトランジスタ１１
２が非導通となる。従って、冗長回路を使用する場合、
ヒューズ１０４をレーザ光線で切断する。以下、Ａ１と
ＸＡ１、Ａ２とＸＡ２、……Ａｎ−２とＸＡｎ−２に関
しても同様にヒューズの切断が行なわれ、２（ｎ−２）
個のヒューズの内、（ｎ−２）個のヒューズが切断され
て一つの不良メモリセルに対応するアドレスがプログラ
ムされる。即ち、プログラマブル回路１１８に於いて一
つの不良メモリセルを冗長メモリセルに置換することが
可能であり、図１に示す本発明の第１の実施例の半導体
集積回路に於いては、四つの不良メモリセルを冗長メモ
リセルに置換することができる。
の最下位ビットが１の場合、同一アドレスがアクセスさ
れると、アドレス信号Ａ０がＨｉｇｈレベルになり、ア
ドレス信号ＸＡ０がＬｏｗレベルになる。即ち、第２の
トランジスタ１１１が導通し、第２のトランジスタ１１
２が非導通となる。従って、冗長回路を使用する場合、
ヒューズ１０４をレーザ光線で切断する。以下、Ａ１と
ＸＡ１、Ａ２とＸＡ２、……Ａｎ−２とＸＡｎ−２に関
しても同様にヒューズの切断が行なわれ、２（ｎ−２）
個のヒューズの内、（ｎ−２）個のヒューズが切断され
て一つの不良メモリセルに対応するアドレスがプログラ
ムされる。即ち、プログラマブル回路１１８に於いて一
つの不良メモリセルを冗長メモリセルに置換することが
可能であり、図１に示す本発明の第１の実施例の半導体
集積回路に於いては、四つの不良メモリセルを冗長メモ
リセルに置換することができる。
【００２４】図２は同実施例の動作タイミングチャート
である。図１に示す本発明の第１の実施例の半導体集積
回路が動作すると、先ず、図２（ａ）に示す如く、プリ
チャージ制御信号ＸＰＲＣがＬｏｗレベルの期間に第３
のトランジスタ１１７が導通し、図２（ｄ）に示す如く
、共通のプリチャージノードＰＲが充電されてＨｉｇｈ
レベルに保持される。続いてプリチャージ制御信号ＸＰ
ＲＣがＨｉｇｈレベルに遷移した後、図２（ｂ）に示す
如く、アドレス信号Ａ０〜Ａｎ−２、Ａｎ−１、Ａｎ、
ＸＡ０〜ＸＡｎ−２、ＸＡｎ−１、ＸＡｎがＨｉｇｈレ
ベルもしくはＬｏｗレベルのいずれかに確定し、図２（
ｃ）に示す如く、アドレス信号の上位２ビットをデコー
ドしたアドレスデコード信号ＢＬＫ０〜ＢＬＫ３の内、
一つのアドレスデコード信号がＨｉｇｈレベルに遷移し
、他の３つのアドレスデコード信号はＬｏｗレベルに保
持される。これにより、Ｈｉｇｈレベルに遷移したアド
レスデコード信号が入力するプログラマブル回路に含ま
れる第１のトランジスタが導通する。例えば、プログラ
マブル回路１１８に於いてプログラムを行なった不良メ
モリセルに対応するアドレスがアクセスされた場合、ア
ドレスデコード信号ＢＬＫ０がＨｉｇｈレベルに遷移し
、アドレスデコード信号ＢＬＫ１〜ＢＬＫ３はＬｏｗレ
ベルに保持される。従って、アドレスデコード信号ＢＬ
Ｋ０が入力している第１のトランジスタ１１０が導通し
、他のプログラマブル回路１１９〜１２１に含まれる第
１のトランジスタは非導通となる。第２のトランジスタ
１１１〜１１６の内、アドレス信号Ａ０〜Ａｎ−２、Ｘ
Ａ０〜ＸＡｎ−２によりゲート電位がＨｉｇｈレベルと
なり導通状態の第２のトランジスタのドレインに接続さ
れるヒューズは全て切断されているため、図２（ｄ）の
破線に示す如く、共通のプリチャージノードＰＲはＨｉ
ｇｈレベルに保持される。また、プログラマブル回路１
１８に於いてプログラムを行なった不良メモリセルに対
応するアドレス以外のアドレスがアクセスされた場合、
第２のトランジスタ１１１〜１１６の内、アドレス信号
Ａ０〜Ａｎ−２、ＸＡ０〜ＸＡｎ−２によりゲート電位
がＨｉｇｈレベルとなり導通状態のトランジスタのドレ
インに接続されているヒューズの内、切断されていない
ヒューズを通じて、共通のプリチャージノードＰＲに充
電されていた電荷が放電され、共通のプリチャージノー
ドＰＲは図２（ｄ）の実線に示す如く、Ｌｏｗレベルに
遷移する。
である。図１に示す本発明の第１の実施例の半導体集積
回路が動作すると、先ず、図２（ａ）に示す如く、プリ
チャージ制御信号ＸＰＲＣがＬｏｗレベルの期間に第３
のトランジスタ１１７が導通し、図２（ｄ）に示す如く
、共通のプリチャージノードＰＲが充電されてＨｉｇｈ
レベルに保持される。続いてプリチャージ制御信号ＸＰ
ＲＣがＨｉｇｈレベルに遷移した後、図２（ｂ）に示す
如く、アドレス信号Ａ０〜Ａｎ−２、Ａｎ−１、Ａｎ、
ＸＡ０〜ＸＡｎ−２、ＸＡｎ−１、ＸＡｎがＨｉｇｈレ
ベルもしくはＬｏｗレベルのいずれかに確定し、図２（
ｃ）に示す如く、アドレス信号の上位２ビットをデコー
ドしたアドレスデコード信号ＢＬＫ０〜ＢＬＫ３の内、
一つのアドレスデコード信号がＨｉｇｈレベルに遷移し
、他の３つのアドレスデコード信号はＬｏｗレベルに保
持される。これにより、Ｈｉｇｈレベルに遷移したアド
レスデコード信号が入力するプログラマブル回路に含ま
れる第１のトランジスタが導通する。例えば、プログラ
マブル回路１１８に於いてプログラムを行なった不良メ
モリセルに対応するアドレスがアクセスされた場合、ア
ドレスデコード信号ＢＬＫ０がＨｉｇｈレベルに遷移し
、アドレスデコード信号ＢＬＫ１〜ＢＬＫ３はＬｏｗレ
ベルに保持される。従って、アドレスデコード信号ＢＬ
Ｋ０が入力している第１のトランジスタ１１０が導通し
、他のプログラマブル回路１１９〜１２１に含まれる第
１のトランジスタは非導通となる。第２のトランジスタ
１１１〜１１６の内、アドレス信号Ａ０〜Ａｎ−２、Ｘ
Ａ０〜ＸＡｎ−２によりゲート電位がＨｉｇｈレベルと
なり導通状態の第２のトランジスタのドレインに接続さ
れるヒューズは全て切断されているため、図２（ｄ）の
破線に示す如く、共通のプリチャージノードＰＲはＨｉ
ｇｈレベルに保持される。また、プログラマブル回路１
１８に於いてプログラムを行なった不良メモリセルに対
応するアドレス以外のアドレスがアクセスされた場合、
第２のトランジスタ１１１〜１１６の内、アドレス信号
Ａ０〜Ａｎ−２、ＸＡ０〜ＸＡｎ−２によりゲート電位
がＨｉｇｈレベルとなり導通状態のトランジスタのドレ
インに接続されているヒューズの内、切断されていない
ヒューズを通じて、共通のプリチャージノードＰＲに充
電されていた電荷が放電され、共通のプリチャージノー
ドＰＲは図２（ｄ）の実線に示す如く、Ｌｏｗレベルに
遷移する。
【００２５】以下同様に、プログラマブル回路１１９〜
１２１に於いてプログラムを行なった不良メモリセルに
対応するアドレスがアクセスされた場合、共通のプリチ
ャージノードＰＲは図２（ｄ）の破線に示す如く、Ｈｉ
ｇｈレベルに保持される。即ち、プログラマブル回路１
１８〜１２１に置いてプログラムを行なった不良メモリ
セルに対応するアドレスのいずれかがアクセスされた場
合、共通のプリチャージノードＰＲがＨｉｇｈレベルに
保持され、冗長回路活性化信号ＳＰＥは図２（ｅ）の破
線に示す如く、Ｈｉｇｈレベルに保持される。その後、
図２（ｆ）に示す如く、クロック信号ＣＬＫがＨｉｇｈ
レベルに遷移し、冗長回路ドライブ信号ＳＰＡＲＥが図
２（ｇ）の破線に示す如く、Ｈｉｇｈレベルに遷移し、
冗長メモリセル（不図示）をアクセスする。同時に、通
常回路ドライブ信号ＮＯＲＭＡＬが図２（ｈ）の破線に
示す如く、Ｌｏｗレベルに保持され、通常メモリセル（
不図示）のアクセスは行なわれない。
１２１に於いてプログラムを行なった不良メモリセルに
対応するアドレスがアクセスされた場合、共通のプリチ
ャージノードＰＲは図２（ｄ）の破線に示す如く、Ｈｉ
ｇｈレベルに保持される。即ち、プログラマブル回路１
１８〜１２１に置いてプログラムを行なった不良メモリ
セルに対応するアドレスのいずれかがアクセスされた場
合、共通のプリチャージノードＰＲがＨｉｇｈレベルに
保持され、冗長回路活性化信号ＳＰＥは図２（ｅ）の破
線に示す如く、Ｈｉｇｈレベルに保持される。その後、
図２（ｆ）に示す如く、クロック信号ＣＬＫがＨｉｇｈ
レベルに遷移し、冗長回路ドライブ信号ＳＰＡＲＥが図
２（ｇ）の破線に示す如く、Ｈｉｇｈレベルに遷移し、
冗長メモリセル（不図示）をアクセスする。同時に、通
常回路ドライブ信号ＮＯＲＭＡＬが図２（ｈ）の破線に
示す如く、Ｌｏｗレベルに保持され、通常メモリセル（
不図示）のアクセスは行なわれない。
【００２６】また、プログラマブル回路１１８〜１２１
に置いてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、共通
のプリチャージノードＰＲは図２（ｄ）の実線に示す如
く、Ｌｏｗレベルに遷移し、冗長回路活性化信号ＳＰＥ
は図２（ｅ）の実線に示す如く、Ｌｏｗレベルに遷移す
る。従って、その後、図２（ｆ）に示す如く、クロック
信号ＣＬＫがＨｉｇｈレベルに遷移すると、冗長回路ド
ライブ信号ＳＰＡＲＥは図２（ｇ）の実線に示す如く、
Ｌｏｗレベルに保持され、冗長メモリセル（不図示）の
アクセスは行なわれない。同時に、通常回路ドライブ信
号ＮＯＲＭＡＬが図２（ｈ）の実線に示す如く、Ｈｉｇ
ｈレベルに遷移し、通常メモリセル（不図示）のアクセ
スが行なわれる。
に置いてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、共通
のプリチャージノードＰＲは図２（ｄ）の実線に示す如
く、Ｌｏｗレベルに遷移し、冗長回路活性化信号ＳＰＥ
は図２（ｅ）の実線に示す如く、Ｌｏｗレベルに遷移す
る。従って、その後、図２（ｆ）に示す如く、クロック
信号ＣＬＫがＨｉｇｈレベルに遷移すると、冗長回路ド
ライブ信号ＳＰＡＲＥは図２（ｇ）の実線に示す如く、
Ｌｏｗレベルに保持され、冗長メモリセル（不図示）の
アクセスは行なわれない。同時に、通常回路ドライブ信
号ＮＯＲＭＡＬが図２（ｈ）の実線に示す如く、Ｈｉｇ
ｈレベルに遷移し、通常メモリセル（不図示）のアクセ
スが行なわれる。
【００２７】以上の様に本発明の第１の実施例によれば
、全メモリアクセスの殆どを占める通常メモリアクセス
の際に、一箇所のノード、即ち、共通のプリチャージノ
ードＰＲのみで充放電が行なわれる様に回路を構成する
ことにより、消費電力の低減が可能である。
、全メモリアクセスの殆どを占める通常メモリアクセス
の際に、一箇所のノード、即ち、共通のプリチャージノ
ードＰＲのみで充放電が行なわれる様に回路を構成する
ことにより、消費電力の低減が可能である。
【００２８】また、プリチャージを行なう第３のトラン
ジスタが必要である箇所を一箇所のみとし、且つ、アド
レス信号の一部のビットを予めデコードした信号により
第１のトランジスタを選択して、一つの不良メモリセル
に対応するアドレスのプログラムに要するヒューズ本数
を削減することにより、マスクパターンレイアウト時の
占有面積を縮小することが可能である。マスクパターン
レイアウト時の占有面積を縮小することが可能である。
ジスタが必要である箇所を一箇所のみとし、且つ、アド
レス信号の一部のビットを予めデコードした信号により
第１のトランジスタを選択して、一つの不良メモリセル
に対応するアドレスのプログラムに要するヒューズ本数
を削減することにより、マスクパターンレイアウト時の
占有面積を縮小することが可能である。マスクパターン
レイアウト時の占有面積を縮小することが可能である。
【００２９】（実施例２）図３本発明の第２の実施例に
於ける半導体集積回路の回路構成図を示し、図４は図３
に示す本発明の第２の実施例に於ける動作タイミングチ
ャートを示す。
於ける半導体集積回路の回路構成図を示し、図４は図３
に示す本発明の第２の実施例に於ける動作タイミングチ
ャートを示す。
【００３０】図３に於いて、Ａ０、Ａ１、……Ａｎ−２
、Ａｎ−１、Ａｎは不良メモリセルをアクセスするアド
レス信号であり、ＸＡ０、ＸＡ１、……ＸＡｎ−２、Ｘ
Ａｎ−１、ＸＡｎはそれぞれＡ０、Ａ１、……Ａｎ−２
、Ａｎ−１、Ａｎと論理的に相補的なレベルの信号であ
る。１５０〜１５３はアドレス信号の上位２ビットの信
号Ａｎ、Ａｎ−１、ＸＡｎ、ＸＡｎ−１の内、２つのア
ドレス信号を入力し、アドレスデコード信号ＢＬＫ０〜
ＢＬＫ３を出力するＡＮＤゲートである。１５４〜１５
９は冗長回路使用時にレーザ光線によって切断するヒュ
ーズである。１６０はゲートがアドレスデコード信号を
ＢＬＫ０に接続され、ソースが共通のプリチャージノー
ドＰＲに接続され、ドレインがヒューズ１５４〜１５９
の一端が共通に接続されるプリチャージノードＳＰＲ０
に接続されている第１のトランジスタである。
、Ａｎ−１、Ａｎは不良メモリセルをアクセスするアド
レス信号であり、ＸＡ０、ＸＡ１、……ＸＡｎ−２、Ｘ
Ａｎ−１、ＸＡｎはそれぞれＡ０、Ａ１、……Ａｎ−２
、Ａｎ−１、Ａｎと論理的に相補的なレベルの信号であ
る。１５０〜１５３はアドレス信号の上位２ビットの信
号Ａｎ、Ａｎ−１、ＸＡｎ、ＸＡｎ−１の内、２つのア
ドレス信号を入力し、アドレスデコード信号ＢＬＫ０〜
ＢＬＫ３を出力するＡＮＤゲートである。１５４〜１５
９は冗長回路使用時にレーザ光線によって切断するヒュ
ーズである。１６０はゲートがアドレスデコード信号を
ＢＬＫ０に接続され、ソースが共通のプリチャージノー
ドＰＲに接続され、ドレインがヒューズ１５４〜１５９
の一端が共通に接続されるプリチャージノードＳＰＲ０
に接続されている第１のトランジスタである。
【００３１】１６１〜１６６はゲートがアドレス信号Ｘ
Ａ０、ＸＡ１、……ＸＡｎ−２に接続され、ソースが接
地され、ドレインが第５のトランジスタ１７０〜１７５
を介してヒューズ１５４〜１５９の他端に接続されてい
る第２のトランジスタである。１６７はゲートがプリチ
ャージ制御信号ＸＰＲＣに接続され、ソースが電源電位
に接続され、ドレインが共通のプリチャージノードＰＲ
に接続されている第３のトランジスタである。
Ａ０、ＸＡ１、……ＸＡｎ−２に接続され、ソースが接
地され、ドレインが第５のトランジスタ１７０〜１７５
を介してヒューズ１５４〜１５９の他端に接続されてい
る第２のトランジスタである。１６７はゲートがプリチ
ャージ制御信号ＸＰＲＣに接続され、ソースが電源電位
に接続され、ドレインが共通のプリチャージノードＰＲ
に接続されている第３のトランジスタである。
【００３２】１６８はプリチャージ制御信号ＸＰＲＣを
入力し、プリチャージ制御信号ＸＰＲＣの反転信号を出
力するインバータである。１６９はゲートがプリチャー
ジ制御信号ＸＰＲＣの反転信号に接続され、ソースが電
源電位に接続され、ドレインがプリチャージノードＳＰ
Ｒ０に接続されている第４のトランジスタである。１７
０〜１７５はゲートがアドレスデコード信号ＢＬＫ０に
接続され、ソースが第２のトランジスタ１６１〜１６６
のドレインに接続され、ドレインがヒューズ１５４〜１
５９の他端に接続されている第５のトランジスタである
。ここで、第１のトランジスタ１６０、第２のトランジ
スタ１６１〜１６６、第４のトランジスタ１６９及び、
第５のトランジスタ１７０〜１７５はＮチャネルトラン
ジスタであり、第３のトランジスタ１６７はＰチャネル
トランジスタである。
入力し、プリチャージ制御信号ＸＰＲＣの反転信号を出
力するインバータである。１６９はゲートがプリチャー
ジ制御信号ＸＰＲＣの反転信号に接続され、ソースが電
源電位に接続され、ドレインがプリチャージノードＳＰ
Ｒ０に接続されている第４のトランジスタである。１７
０〜１７５はゲートがアドレスデコード信号ＢＬＫ０に
接続され、ソースが第２のトランジスタ１６１〜１６６
のドレインに接続され、ドレインがヒューズ１５４〜１
５９の他端に接続されている第５のトランジスタである
。ここで、第１のトランジスタ１６０、第２のトランジ
スタ１６１〜１６６、第４のトランジスタ１６９及び、
第５のトランジスタ１７０〜１７５はＮチャネルトラン
ジスタであり、第３のトランジスタ１６７はＰチャネル
トランジスタである。
【００３３】１７６はヒューズ１５４〜１５９、第１の
トランジスタ１６０、第４のトランジスタ１６９及び、
第５のトランジスタ１７０〜１７５から成り、一つの不
良メモリセルに対応するアドレスをプログラムするプロ
グラマブル回路である。１７７〜１７９はプログラマブ
ル回路１７６が示す破線で囲まれた回路部分と同様の回
路を有するプログラマブル回路であり、プログラマブル
回路１７７〜１７９が有する第１のトランジスタのゲー
トにはそれぞれアドレスデコード信号ＢＬＫ１〜ＢＬＫ
３が接続され、ドレインが共通のプリチャージノードＰ
Ｒに接続されている。また、プログラマブル回路１７７
〜１７９が有する第５のトランジスタのソースは第２の
トランジスタ１６１〜１６６のドレインに共通に接続さ
れている。１８０は共通のプリチャージノードＰＲを入
力し、冗長回路活性化信号ＳＰＥを出力するバッファで
ある。１８１は冗長回路活性化信号ＳＰＥを入力し冗長
回路活性化信号ＳＰＥの反転信号を出力するインバータ
である。１８２は冗長回路活性化信号ＳＰＥとクロック
信号ＣＬＫを入力し、冗長回路ドライブ信号ＳＰＡＲＥ
を出力するドライバである。１８３は冗長回路活性化信
号ＳＰＥの反転信号とクロック信号ＣＬＫを入力し、通
常回路ドライブ信号ＮＯＲＭＡＬを出力するドライバで
ある。
トランジスタ１６０、第４のトランジスタ１６９及び、
第５のトランジスタ１７０〜１７５から成り、一つの不
良メモリセルに対応するアドレスをプログラムするプロ
グラマブル回路である。１７７〜１７９はプログラマブ
ル回路１７６が示す破線で囲まれた回路部分と同様の回
路を有するプログラマブル回路であり、プログラマブル
回路１７７〜１７９が有する第１のトランジスタのゲー
トにはそれぞれアドレスデコード信号ＢＬＫ１〜ＢＬＫ
３が接続され、ドレインが共通のプリチャージノードＰ
Ｒに接続されている。また、プログラマブル回路１７７
〜１７９が有する第５のトランジスタのソースは第２の
トランジスタ１６１〜１６６のドレインに共通に接続さ
れている。１８０は共通のプリチャージノードＰＲを入
力し、冗長回路活性化信号ＳＰＥを出力するバッファで
ある。１８１は冗長回路活性化信号ＳＰＥを入力し冗長
回路活性化信号ＳＰＥの反転信号を出力するインバータ
である。１８２は冗長回路活性化信号ＳＰＥとクロック
信号ＣＬＫを入力し、冗長回路ドライブ信号ＳＰＡＲＥ
を出力するドライバである。１８３は冗長回路活性化信
号ＳＰＥの反転信号とクロック信号ＣＬＫを入力し、通
常回路ドライブ信号ＮＯＲＭＡＬを出力するドライバで
ある。
【００３４】以上の様に構成された本発明の第２の実施
例の半導体集積回路について、以下その動作を説明する
。
例の半導体集積回路について、以下その動作を説明する
。
【００３５】不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされると
、アドレス信号Ａ０がＬｏｗレベルになり、アドレス信
号ＸＡ０がＨｉｇｈレベルになる。即ち、第２のトラン
ジスタ１６１が非導通となり、第２のトランジスタ１６
２が導通する。従って、冗長回路を使用する場合、ヒュ
ーズ１５５をレーザ光で切断する。逆に、不良メモリセ
ルに対応するアドレスの最下位ビットが１の場合、同一
アドレスがアクセスされると、アドレス信号Ａ０がＨｉ
ｇｈレベルになり、アドレス信号ＸＡ０がＬｏｗレベル
になる。即ち、第２のトランジスタ１６１が導通し、第
２のトランジスタ１６２が非導通となる。従って、冗長
回路を使用する場合、ヒューズ１５４をレーザ光線で切
断する。以下、Ａ１とＸＡ１、Ａ２とＸＡ２、……Ａｎ
−２とＸＡｎ−２に関しても同様にヒューズの切断が行
なわれ、２（ｎ−２）個のヒューズの内、（ｎ−２）個
のヒューズが切断されて一つの不良メモリセルに対応す
るアドレスがプログラムされる。即ち、プログラマブル
回路１７６に於いて一つの不良メモリセルを冗長メモリ
セルに置換することが可能であり、図３に示す本発明の
第２の実施例の半導体集積回路に於いては、四つの不良
メモリセルを冗長メモリセルに置換することができる。
位ビットが０の場合、同一アドレスがアクセスされると
、アドレス信号Ａ０がＬｏｗレベルになり、アドレス信
号ＸＡ０がＨｉｇｈレベルになる。即ち、第２のトラン
ジスタ１６１が非導通となり、第２のトランジスタ１６
２が導通する。従って、冗長回路を使用する場合、ヒュ
ーズ１５５をレーザ光で切断する。逆に、不良メモリセ
ルに対応するアドレスの最下位ビットが１の場合、同一
アドレスがアクセスされると、アドレス信号Ａ０がＨｉ
ｇｈレベルになり、アドレス信号ＸＡ０がＬｏｗレベル
になる。即ち、第２のトランジスタ１６１が導通し、第
２のトランジスタ１６２が非導通となる。従って、冗長
回路を使用する場合、ヒューズ１５４をレーザ光線で切
断する。以下、Ａ１とＸＡ１、Ａ２とＸＡ２、……Ａｎ
−２とＸＡｎ−２に関しても同様にヒューズの切断が行
なわれ、２（ｎ−２）個のヒューズの内、（ｎ−２）個
のヒューズが切断されて一つの不良メモリセルに対応す
るアドレスがプログラムされる。即ち、プログラマブル
回路１７６に於いて一つの不良メモリセルを冗長メモリ
セルに置換することが可能であり、図３に示す本発明の
第２の実施例の半導体集積回路に於いては、四つの不良
メモリセルを冗長メモリセルに置換することができる。
【００３６】図４は同実施例の動作タイミングチャート
である。図３に示す本発明の第２の実施例の半導体集積
回路が動作すると、先ず、図４（ａ）に示す如く、プリ
チャージ制御信号ＸＰＲＣがＬｏｗレベルの期間に第３
のトランジスタ１６７が導通し、図４（ｄ）に示す如く
、共通のプリチャージノードＰＲが充電されてＨｉｇｈ
レベルに保持される。同時に、図４（ｅ）に示す如く、
インバータ１６８が出力するプリチャージ制御信号ＸＰ
ＲＣの反転信号によりプリチャージノードＳＰＲ０が充
電されてＨｉｇｈレベルに保持される。
である。図３に示す本発明の第２の実施例の半導体集積
回路が動作すると、先ず、図４（ａ）に示す如く、プリ
チャージ制御信号ＸＰＲＣがＬｏｗレベルの期間に第３
のトランジスタ１６７が導通し、図４（ｄ）に示す如く
、共通のプリチャージノードＰＲが充電されてＨｉｇｈ
レベルに保持される。同時に、図４（ｅ）に示す如く、
インバータ１６８が出力するプリチャージ制御信号ＸＰ
ＲＣの反転信号によりプリチャージノードＳＰＲ０が充
電されてＨｉｇｈレベルに保持される。
【００３７】続いてプリチャージ制御信号ＸＰＲＣがＨ
ｉｇｈレベルに遷移した後、図４（ｂ）に示す如く、ア
ドレス信号Ａ０〜Ａｎ−２、Ａｎ−１、Ａｎ、ＸＡ０〜
ＸＡｎ−２、ＸＡｎ−１、ＸＡｎがＨｉｇｈレベルもし
くはＬｏｗレベルのいずれかに確定し、図４（ｃ）に示
す如く、アドレス信号の上位２ビットをデコードしたア
ドレスデコード信号ＢＬＫ０〜ＢＬＫ３の内、一つのア
ドレスデコード信号がＨｉｇｈレベルに遷移し、他の３
つのアドレスデコード信号はＬｏｗレベルに保持される
。 これにより、Ｈｉｇｈレベルに遷移したアドレスデコー
ド信号が入力するプログラマブル回路に含まれる第１の
トランジスタと第５のトランジスタが導通する。例えば
、プログラマブル回路１７６に於いてプログラムを行な
った不良メモリセルに対応するアドレスがアクセスされ
た場合、アドレスデコード信号ＢＬＫ０がＨｉｇｈレベ
ルに遷移し、アドレスデコード信号ＢＬＫ１〜ＢＬＫ３
はＬｏｗレベルに保持される。従って、アドレスデコー
ド信号ＢＬＫ０が入力している第１のトランジスタ１６
０及び、第５のトランジスタ１７０〜１７５が導通し、
他のプログラマブル回路１７７〜１７９に含まれる第１
のトランジスタ及び、第５のトランジスタは非導通とな
る。
ｉｇｈレベルに遷移した後、図４（ｂ）に示す如く、ア
ドレス信号Ａ０〜Ａｎ−２、Ａｎ−１、Ａｎ、ＸＡ０〜
ＸＡｎ−２、ＸＡｎ−１、ＸＡｎがＨｉｇｈレベルもし
くはＬｏｗレベルのいずれかに確定し、図４（ｃ）に示
す如く、アドレス信号の上位２ビットをデコードしたア
ドレスデコード信号ＢＬＫ０〜ＢＬＫ３の内、一つのア
ドレスデコード信号がＨｉｇｈレベルに遷移し、他の３
つのアドレスデコード信号はＬｏｗレベルに保持される
。 これにより、Ｈｉｇｈレベルに遷移したアドレスデコー
ド信号が入力するプログラマブル回路に含まれる第１の
トランジスタと第５のトランジスタが導通する。例えば
、プログラマブル回路１７６に於いてプログラムを行な
った不良メモリセルに対応するアドレスがアクセスされ
た場合、アドレスデコード信号ＢＬＫ０がＨｉｇｈレベ
ルに遷移し、アドレスデコード信号ＢＬＫ１〜ＢＬＫ３
はＬｏｗレベルに保持される。従って、アドレスデコー
ド信号ＢＬＫ０が入力している第１のトランジスタ１６
０及び、第５のトランジスタ１７０〜１７５が導通し、
他のプログラマブル回路１７７〜１７９に含まれる第１
のトランジスタ及び、第５のトランジスタは非導通とな
る。
【００３８】第２のトランジスタ１６１〜１６６の内、
アドレス信号Ａ０〜Ａｎ−２、ＸＡ０〜ＸＡｎ−２によ
りゲート電位がＨｉｇｈレベルとなり導通状態の第２の
トランジスタのドレインと第５のトランジスタ１７０〜
１７５を介して接続されるヒューズは全て切断されてい
るため、図４（ｄ）の破線及び、図４（ｅ）の破線に示
す如く、共通のプリチャージノードＰＲ及び、プリチャ
ージノードＳＰＲ０はＨｉｇｈレベルに保持される。
ここで、第１のトランジスタ１６０がアドレスデコー
ド信号ＢＬＫ０がＨｉｇｈレベルに遷移することにより
導通し、共通のプリチャージノードＰＲに予め充電され
た電荷の再配分がおこなわれるが、予めプリチャージノ
ードＳＰＲ０を充電することにより、共通のプリチャー
ジノードＰＲの一時的な電位降下は生じない。
アドレス信号Ａ０〜Ａｎ−２、ＸＡ０〜ＸＡｎ−２によ
りゲート電位がＨｉｇｈレベルとなり導通状態の第２の
トランジスタのドレインと第５のトランジスタ１７０〜
１７５を介して接続されるヒューズは全て切断されてい
るため、図４（ｄ）の破線及び、図４（ｅ）の破線に示
す如く、共通のプリチャージノードＰＲ及び、プリチャ
ージノードＳＰＲ０はＨｉｇｈレベルに保持される。
ここで、第１のトランジスタ１６０がアドレスデコー
ド信号ＢＬＫ０がＨｉｇｈレベルに遷移することにより
導通し、共通のプリチャージノードＰＲに予め充電され
た電荷の再配分がおこなわれるが、予めプリチャージノ
ードＳＰＲ０を充電することにより、共通のプリチャー
ジノードＰＲの一時的な電位降下は生じない。
【００３９】また、プログラマブル回路１７６に於いて
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、第２のトラン
ジスタ１６１〜１６６の内、アドレス信号Ａ０〜Ａｎ−
２、ＸＡ０〜ＸＡｎ−２によりゲート電位がＨｉｇｈレ
ベルとなり導通状態のトランジスタのドレインと第５の
トランジスタ１７０〜１７５を介して接続されているヒ
ューズの内、切断されていないヒューズ及び、第５のト
ランジスタを通じて、共通のプリチャージノードＰＲ及
び、プリチャージノードＳＰＲ０に充電されていた電荷
の放電がおこなわれ、共通のプリチャージノードＰＲは
図４（ｄ）の実線及び、図４（ｅ）の実線に示す如く、
Ｌｏｗレベルに遷移する。
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、第２のトラン
ジスタ１６１〜１６６の内、アドレス信号Ａ０〜Ａｎ−
２、ＸＡ０〜ＸＡｎ−２によりゲート電位がＨｉｇｈレ
ベルとなり導通状態のトランジスタのドレインと第５の
トランジスタ１７０〜１７５を介して接続されているヒ
ューズの内、切断されていないヒューズ及び、第５のト
ランジスタを通じて、共通のプリチャージノードＰＲ及
び、プリチャージノードＳＰＲ０に充電されていた電荷
の放電がおこなわれ、共通のプリチャージノードＰＲは
図４（ｄ）の実線及び、図４（ｅ）の実線に示す如く、
Ｌｏｗレベルに遷移する。
【００４０】以下同様に、プログラマブル回路１７７〜
１７９に於いてプログラムを行なった不良メモリセルに
対応するアドレスがアクセスされた場合、共通のプリチ
ャージノードＰＲ及び、プリチャージノードＳＰＲ０は
図４（ｄ）の破線及び、図４（ｅ）の破線に示す如く、
Ｈｉｇｈレベルに保持される。即ち、プログラマブル回
路１７６〜１７９に於いてプログラムを行なった不良メ
モリセルに対応するアドレスのいずれかがアクセスされ
た場合、共通のプリチャージノードＰＲ及び、プリチャ
ージノードＳＰＲ０がＨｉｇｈレベルに保持され、冗長
回路活性化信号ＳＰＥは図４（ｆ）の破線に示す如く、
Ｈｉｇｈレベルに保持される。その後、図４（ｇ）に示
す如く、クロック信号ＣＬＫがＨｉｇｈレベルに遷移し
、冗長回路ドライブ信号ＳＰＡＲＥが図４（ｈ）の破線
に示す如く、Ｈｉｇｈレベルに遷移し、冗長メモリセル
（不図示）をアクセスする。同時に、通常回路ドライブ
信号ＮＯＲＭＡＬが図４（ｉ）の破線に示す如く、Ｌｏ
ｗレベルに保持され、通常メモリセル（不図示）のアク
セスは行なわれない。
１７９に於いてプログラムを行なった不良メモリセルに
対応するアドレスがアクセスされた場合、共通のプリチ
ャージノードＰＲ及び、プリチャージノードＳＰＲ０は
図４（ｄ）の破線及び、図４（ｅ）の破線に示す如く、
Ｈｉｇｈレベルに保持される。即ち、プログラマブル回
路１７６〜１７９に於いてプログラムを行なった不良メ
モリセルに対応するアドレスのいずれかがアクセスされ
た場合、共通のプリチャージノードＰＲ及び、プリチャ
ージノードＳＰＲ０がＨｉｇｈレベルに保持され、冗長
回路活性化信号ＳＰＥは図４（ｆ）の破線に示す如く、
Ｈｉｇｈレベルに保持される。その後、図４（ｇ）に示
す如く、クロック信号ＣＬＫがＨｉｇｈレベルに遷移し
、冗長回路ドライブ信号ＳＰＡＲＥが図４（ｈ）の破線
に示す如く、Ｈｉｇｈレベルに遷移し、冗長メモリセル
（不図示）をアクセスする。同時に、通常回路ドライブ
信号ＮＯＲＭＡＬが図４（ｉ）の破線に示す如く、Ｌｏ
ｗレベルに保持され、通常メモリセル（不図示）のアク
セスは行なわれない。
【００４１】また、プログラマブル回路１７６〜１７９
に於いてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、共通
のプリチャージノードＰＲ及び、プリチャージノードＳ
ＰＲ０は図４（ｄ）の実線及び、図４（ｅ）の実線に示
す如く、Ｌｏｗレベルに遷移し、冗長回路活性化信号Ｓ
ＰＥは図４（ｆ）の実線に示す如く、Ｌｏｗレベルに遷
移する。従って、その後、図４（ｇ）に示す如く、クロ
ック信号ＣＬＫがＨｉｇｈレベルに遷移すると、冗長回
路ドライブ信号ＳＰＡＲＥは図４（ｈ）の実線に示す如
く、Ｌｏｗレベルに保持され、冗長メモリセル（不図示
）のアクセスは行なわれない。同時に、通常回路ドライ
ブ信号ＮＯＲＭＡＬが図４（ｉ）の実線に示す如く、Ｈ
ｉｇｈレベルに遷移し、通常メモリセル（不図示）のア
クセスが行なわれる。
に於いてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、共通
のプリチャージノードＰＲ及び、プリチャージノードＳ
ＰＲ０は図４（ｄ）の実線及び、図４（ｅ）の実線に示
す如く、Ｌｏｗレベルに遷移し、冗長回路活性化信号Ｓ
ＰＥは図４（ｆ）の実線に示す如く、Ｌｏｗレベルに遷
移する。従って、その後、図４（ｇ）に示す如く、クロ
ック信号ＣＬＫがＨｉｇｈレベルに遷移すると、冗長回
路ドライブ信号ＳＰＡＲＥは図４（ｈ）の実線に示す如
く、Ｌｏｗレベルに保持され、冗長メモリセル（不図示
）のアクセスは行なわれない。同時に、通常回路ドライ
ブ信号ＮＯＲＭＡＬが図４（ｉ）の実線に示す如く、Ｈ
ｉｇｈレベルに遷移し、通常メモリセル（不図示）のア
クセスが行なわれる。
【００４２】以上の様に本発明の第２の実施例によれば
、プリチャージノードＳＰＲ０を予め充電することによ
り、冗長メモリセルアクセスの際に、アドレス信号確定
後の第１のトランジスタの導通に伴う、共通のプリチャ
ージノードＰＲの電荷再配分による一時的な電位降下を
避けることが可能であり、図４（ｂ）及び、図４（ｆ）
に示す如く、アドレス確定からクロック信号ＣＬＫがＨ
ｉｇｈレベルに遷移するまでの時間間隔が小さい場合に
も、冗長回路ドライブ信号ＳＰＡＲＥ及び、通常回路ド
ライブ信号ＮＯＲＭＡＬの誤動作を防ぎ、冗長回路の高
速動作を可能とする。
、プリチャージノードＳＰＲ０を予め充電することによ
り、冗長メモリセルアクセスの際に、アドレス信号確定
後の第１のトランジスタの導通に伴う、共通のプリチャ
ージノードＰＲの電荷再配分による一時的な電位降下を
避けることが可能であり、図４（ｂ）及び、図４（ｆ）
に示す如く、アドレス確定からクロック信号ＣＬＫがＨ
ｉｇｈレベルに遷移するまでの時間間隔が小さい場合に
も、冗長回路ドライブ信号ＳＰＡＲＥ及び、通常回路ド
ライブ信号ＮＯＲＭＡＬの誤動作を防ぎ、冗長回路の高
速動作を可能とする。
【００４３】また、全メモリアクセスの殆どを占める通
常メモリアクセスの際に、一箇所のノード、即ち、共通
のプリチャージノードＰＲおよび、プリチャージノード
ＳＰＲ０のみで充放電が行なわれる様に回路を構成する
ことにより、消費電力の低減が可能である。
常メモリアクセスの際に、一箇所のノード、即ち、共通
のプリチャージノードＰＲおよび、プリチャージノード
ＳＰＲ０のみで充放電が行なわれる様に回路を構成する
ことにより、消費電力の低減が可能である。
【００４４】また、プリチャージを行なう第３のトラン
ジスタが必要である箇所を一箇所のみとし、且つ、アド
レス信号の一部のビットを予めデコードした信号により
第１のトランジスタを選択して、一つの不良メモリセル
に対応するアドレスのプログラムに要するヒューズ本数
を削減することにより、マスクパターンレイアウト時の
占有面積を縮小することが可能である。
ジスタが必要である箇所を一箇所のみとし、且つ、アド
レス信号の一部のビットを予めデコードした信号により
第１のトランジスタを選択して、一つの不良メモリセル
に対応するアドレスのプログラムに要するヒューズ本数
を削減することにより、マスクパターンレイアウト時の
占有面積を縮小することが可能である。
【００４５】尚、第１及び、第２の実施例に於いて、ア
ドレス信号の上位２ビットを予めデコードし、プログラ
マブル回路数を４つとしたが、このデコードに用いるア
ドレスのビット数及び、プログラマブル回路数に何ら制
限は無い。また、第１のトランジスタ、第２のトランジ
スタ、第４のトランジスタ、及び第５のトランジスタを
Ｎチャンネルトランジスタとし、第３のトランジスタを
Ｐチャンネルトランジスタとしたが、各トランジスタに
関して、ＮチャンネルもしくはＰチャンネルの限定は行
なわない。
ドレス信号の上位２ビットを予めデコードし、プログラ
マブル回路数を４つとしたが、このデコードに用いるア
ドレスのビット数及び、プログラマブル回路数に何ら制
限は無い。また、第１のトランジスタ、第２のトランジ
スタ、第４のトランジスタ、及び第５のトランジスタを
Ｎチャンネルトランジスタとし、第３のトランジスタを
Ｐチャンネルトランジスタとしたが、各トランジスタに
関して、ＮチャンネルもしくはＰチャンネルの限定は行
なわない。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
複数のプログラマブル回路に共通のプリチャージノード
のみを充電することにより、通常メモリセルアクセスの
際に、放電される電荷量を削減し、消費電力を低減する
ことが可能であり、且つ、プリチャージに用いるトラン
ジスタの削減及び、アドレス信号の一部のビットを予め
デコードしてプログラマブル回路を選択することによる
ヒューズ本数の削減によりマスクパターンレイアウト時
の占有面積を縮小することが可能である。更に、共通の
プリチャージノード以外に一箇所のノードを充電するこ
とにより、冗長メモリセルアクセスの際に、アドレス信
号確定からクロック信号立ち上がりまでの時間間隔が小
さい場合にも冗長回路ドライブ信号及び通常回路ドライ
ブ信号の誤動作を防ぎ、冗長回路の高速動作を可能とし
ており、その実用的効果は大きい。
複数のプログラマブル回路に共通のプリチャージノード
のみを充電することにより、通常メモリセルアクセスの
際に、放電される電荷量を削減し、消費電力を低減する
ことが可能であり、且つ、プリチャージに用いるトラン
ジスタの削減及び、アドレス信号の一部のビットを予め
デコードしてプログラマブル回路を選択することによる
ヒューズ本数の削減によりマスクパターンレイアウト時
の占有面積を縮小することが可能である。更に、共通の
プリチャージノード以外に一箇所のノードを充電するこ
とにより、冗長メモリセルアクセスの際に、アドレス信
号確定からクロック信号立ち上がりまでの時間間隔が小
さい場合にも冗長回路ドライブ信号及び通常回路ドライ
ブ信号の誤動作を防ぎ、冗長回路の高速動作を可能とし
ており、その実用的効果は大きい。
【図１】本発明に於ける一実施例の半導体集積回路の回
路構成図である。
路構成図である。
【図２】同実施例の動作タイミングチャートである。
【図３】本発明の他の実施例の半導体集積回路の回路構
成図である。
成図である。
【図４】同実施例の動作タイミングチャートである。
【図５】従来の半導体集積回路の回路構成図である。
【図６】同従来例の動作タイミングチャートである。
１００〜１０３、１５０〜１５３ ＡＮＤゲート１０
４〜１０９、１５４〜１５９ ヒューズ１１０、１６
０ 第１のトランジスタ１１１〜１１６、１６１〜１
６６ 第２のトランジスタ１１７、１６７ 第３の
トランジスタ１６９ 第４のトランジスタ
４〜１０９、１５４〜１５９ ヒューズ１１０、１６
０ 第１のトランジスタ１１１〜１１６、１６１〜１
６６ 第２のトランジスタ１１７、１６７ 第３の
トランジスタ１６９ 第４のトランジスタ
Claims (3)
- 【請求項１】電気的又は機械的に切断可能な複数のヒュ
ーズと、ゲートがメモリセルのアクセスに用いるアドレ
ス信号の一部をデコードしたアドレスデコード信号に接
続され、ドレインが前記複数のヒューズの一端に接続さ
れ、ソースが共通のプリチャージノードに接続された第
１のトランジスタを含むプログラマブル回路を複数備え
、ゲートが前記メモリセルのアクセスに用いるアドレス
信号の内、前記デコードに用いたアドレス信号を除いた
アドレス信号に接続され、ソースが第１の電源に接続さ
れ、ドレインが前記ヒューズの他端に接続された第２の
トランジスタと、ゲートがプリチャージ制御信号に接続
され、ソースが第２の電源に接続され、ドレインが前記
共通のプリチャージノードに接続された第３のトランジ
スタとを備えたことを特徴とする半導体集積回路。 - 【請求項２】請求項１記載のプログラマブル回路毎に、
ゲートがプリチャージ制御信号に接続され、ソースが第
２の電源に接続され、ドレインが第１のトランジスタの
ドレインが接続するヒューズの一端に接続された第４の
トランジスタと、前記プログラマブル回路毎に、ゲート
がアドレスデコード信号に接続され、ソースが第２のト
ランジスタのドレインに接続され、ドレインが前記ヒュ
ーズの他端に接続される第５のトランジスタとを備えた
ことを特徴とする半導体集積回路。 - 【請求項３】請求項１または請求項２記載の第１の電源
は接地線であり、第２の電源は外部電源あるいは、内部
回路で発生した、前記第１の電源の電位より高い電位を
持つ電源線であることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071581A JP2629475B2 (ja) | 1991-04-04 | 1991-04-04 | 半導体集積回路 |
| US07/863,268 US5293339A (en) | 1991-04-04 | 1992-04-03 | Semiconductor integrated circuit containing redundant memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071581A JP2629475B2 (ja) | 1991-04-04 | 1991-04-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307498A true JPH04307498A (ja) | 1992-10-29 |
| JP2629475B2 JP2629475B2 (ja) | 1997-07-09 |
Family
ID=13464805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071581A Expired - Fee Related JP2629475B2 (ja) | 1991-04-04 | 1991-04-04 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5293339A (ja) |
| JP (1) | JP2629475B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550394A (en) * | 1993-06-18 | 1996-08-27 | Texas Instruments Incorporated | Semiconductor memory device and defective memory cell correction circuit |
| JP2734315B2 (ja) * | 1992-09-24 | 1998-03-30 | 日本電気株式会社 | 半導体メモリ装置 |
| US5323353A (en) * | 1993-04-08 | 1994-06-21 | Sharp Microelectronics Technology Inc. | Method and apparatus for repair of memory by redundancy |
| JPH0785689A (ja) * | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体記憶装置 |
| US5384746A (en) * | 1994-01-28 | 1995-01-24 | Texas Instruments Incorporated | Circuit and method for storing and retrieving data |
| EP0670548A1 (en) * | 1994-02-28 | 1995-09-06 | STMicroelectronics, Inc. | Method and structure for recovering smaller density memories from larger density memories |
| ATE187826T1 (de) * | 1994-08-12 | 2000-01-15 | Siemens Ag | Redundanz-schaltungsanordnung für einen integrierten halbleiterspeicher |
| US6903991B2 (en) * | 1995-08-31 | 2005-06-07 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| US5689455A (en) * | 1995-08-31 | 1997-11-18 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| US6445605B1 (en) | 1997-07-11 | 2002-09-03 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| US6037799A (en) * | 1995-12-29 | 2000-03-14 | Stmicroelectronics, Inc. | Circuit and method for selecting a signal |
| US6188239B1 (en) | 1996-08-12 | 2001-02-13 | Micron Technology, Inc. | Semiconductor programmable test arrangement such as an antifuse to ID circuit having common access switches and/or common programming switches |
| US5859562A (en) * | 1996-12-24 | 1999-01-12 | Actel Corporation | Programming circuit for antifuses using bipolar and SCR devices |
| KR100385950B1 (ko) * | 2001-01-15 | 2003-06-02 | 삼성전자주식회사 | 자동 퓨징 회로 |
| US7915916B2 (en) * | 2006-06-01 | 2011-03-29 | Micron Technology, Inc. | Antifuse programming circuit with snapback select transistor |
| CN113096717B (zh) * | 2020-01-08 | 2024-02-27 | 中芯国际集成电路制造(上海)有限公司 | 一种熔丝存储单元、存储阵列以及存储阵列的工作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4573146A (en) * | 1982-04-20 | 1986-02-25 | Mostek Corporation | Testing and evaluation of a semiconductor memory containing redundant memory elements |
| US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
-
1991
- 1991-04-04 JP JP3071581A patent/JP2629475B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-03 US US07/863,268 patent/US5293339A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2629475B2 (ja) | 1997-07-09 |
| US5293339A (en) | 1994-03-08 |
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