JPH04307944A - 半導体素子の接続材料および半導体装置 - Google Patents
半導体素子の接続材料および半導体装置Info
- Publication number
- JPH04307944A JPH04307944A JP3072948A JP7294891A JPH04307944A JP H04307944 A JPH04307944 A JP H04307944A JP 3072948 A JP3072948 A JP 3072948A JP 7294891 A JP7294891 A JP 7294891A JP H04307944 A JPH04307944 A JP H04307944A
- Authority
- JP
- Japan
- Prior art keywords
- solder alloy
- layer
- semiconductor device
- connection material
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3465—Application of solder
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の接続材料お
よび半導体装置、詳しくはワイヤレスボンディング法、
とくにフリップチップボンディング法またはテ−プキャ
リアボンディング法により半導体素子（ チップ） を
基板へボンディングする際に用いる接続材料およびそれ
を用いた半導体装置に関する。
よび半導体装置、詳しくはワイヤレスボンディング法、
とくにフリップチップボンディング法またはテ−プキャ
リアボンディング法により半導体素子（ チップ） を
基板へボンディングする際に用いる接続材料およびそれ
を用いた半導体装置に関する。
【０００２】
【従来の技術】従来、半導体素子の接続材料としてＰｂ
，Ｓｎ，Ｉｎを主要元素とするはんだ合金にＡｇ を含
有せしめた組成が知られている。このＡｇ の添加は接
続材料の機械的強度、とくに引っ張り強度を高め、はん
だ濡れ性を改善するものである。
，Ｓｎ，Ｉｎを主要元素とするはんだ合金にＡｇ を含
有せしめた組成が知られている。このＡｇ の添加は接
続材料の機械的強度、とくに引っ張り強度を高め、はん
だ濡れ性を改善するものである。
【０００３】
【発明が解決しようとする課題】上記接続材料を用いた
半導体装置の接続態様は極小間隙に配列される微細接続
であり、一般にはセラミック基板表面のメタライズ層に
接続材料をバンプ電極として形成する場合が多く、その
表面には大気中又はリフロ−処理時の水分やフラックス
残査が存在しやすく、また半導体装置の動作時に前記電
極間に生じた電位差のためマイグレ−ションが発生しや
すい環境にある。
半導体装置の接続態様は極小間隙に配列される微細接続
であり、一般にはセラミック基板表面のメタライズ層に
接続材料をバンプ電極として形成する場合が多く、その
表面には大気中又はリフロ−処理時の水分やフラックス
残査が存在しやすく、また半導体装置の動作時に前記電
極間に生じた電位差のためマイグレ−ションが発生しや
すい環境にある。
【０００４】特に前記はんだ合金に含有せしめたＡｇ
は前記環境下ではそのイオン化が促進され、マイグレ−
ションを発生しやすいことが知られている。このマイグ
レ−ションがを発生するとＡｇ 結晶が樹枝状に成長し
ていき、前記電極間の短絡の原因となり、半導体装置の
信頼性が低下する不具合があった。
は前記環境下ではそのイオン化が促進され、マイグレ−
ションを発生しやすいことが知られている。このマイグ
レ−ションがを発生するとＡｇ 結晶が樹枝状に成長し
ていき、前記電極間の短絡の原因となり、半導体装置の
信頼性が低下する不具合があった。
【０００５】本発明は前述の従来不具合を解消すべく、
はんだ合金に含有せるＡｇ のイオン化促進を抑制して
マイグレ−ション発生を防止し電気的に信頼性の高い接
続材料およびそれを用いて構成された半導体装置を提供
することを目的とする。
はんだ合金に含有せるＡｇ のイオン化促進を抑制して
マイグレ−ション発生を防止し電気的に信頼性の高い接
続材料およびそれを用いて構成された半導体装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明の接続材料は、Ｐｂ，Ｓｎ，Ｉｎ の何れか１
つを主要元素とするはんだ合金にＡｇ 及びＰｄ を含
有せしめ、そのＡｇ に対するＰｄ比率〔Ｐｄ ｗｔ％
／（ Ａｇ ｗｔ％ ＋Ｐｄ ｗｔ％ ）〕を０．１
以上としたことを特徴とする（ 請求項１）
の本発明の接続材料は、Ｐｂ，Ｓｎ，Ｉｎ の何れか１
つを主要元素とするはんだ合金にＡｇ 及びＰｄ を含
有せしめ、そのＡｇ に対するＰｄ比率〔Ｐｄ ｗｔ％
／（ Ａｇ ｗｔ％ ＋Ｐｄ ｗｔ％ ）〕を０．１
以上としたことを特徴とする（ 請求項１）
【０００７】又、請求項２によれば、前記Ａｇ がはん
だ合金に１〜５ｗｔ％含有する接続材料であることを特
徴とする。
だ合金に１〜５ｗｔ％含有する接続材料であることを特
徴とする。
【０００８】又、本発明の半導体装置は前記請求項１又
は２記載の接続材料を用いて半導体素子と基板とを接続
せしめたことを特徴とする。
は２記載の接続材料を用いて半導体素子と基板とを接続
せしめたことを特徴とする。
【０００９】
【作用】本発明によれば、はんだ合金に含有せるＡｇ
はＰｄ を添加することにより、該Ｐｄ がＡｇ に結
合する作用によりＡｇ のイオン化が抑制され、前述し
た水分やフラックス残査が存在し、且つ電極間に電位差
が生じる環境下にあってもマイグレ−ションの発生が防
止される。
はＰｄ を添加することにより、該Ｐｄ がＡｇ に結
合する作用によりＡｇ のイオン化が抑制され、前述し
た水分やフラックス残査が存在し、且つ電極間に電位差
が生じる環境下にあってもマイグレ−ションの発生が防
止される。
【００１０】上記Ｐｄ の添加は、前記Ａｇ との関係
から含有量が決定され、はんだ合金中のＡｇ に対する
Ｐｄ 比率、すなわち〔Ｐｄ ｗｔ％ ／（ Ａｇ ｗ
ｔ％ ＋Ｐｄ ｗｔ％ ）〕を０．１以上とする。上記
比率が０．１未満ではＡｇ のイオン化を抑制する効果
が少ないからである。
から含有量が決定され、はんだ合金中のＡｇ に対する
Ｐｄ 比率、すなわち〔Ｐｄ ｗｔ％ ／（ Ａｇ ｗ
ｔ％ ＋Ｐｄ ｗｔ％ ）〕を０．１以上とする。上記
比率が０．１未満ではＡｇ のイオン化を抑制する効果
が少ないからである。
【００１１】又、上記Ａｇ ははんだ合金の機械的強度
の向上、はんだ濡れ性の改善のために添加するが、その
含有量が１ｗｔ％ 未満では前記効果が得られず、５ｗ
ｔ％ を超えると硬くなることと、融点の上昇、経済性
を考慮すればＡｇ 含有量は１〜５ｗｔ％ とすること
が好ましい。又、上記Ｐｄ は前記Ａｇ に対する比率
が０．１以上であれば前記作用が得られるが、むやみな
Ｐｄ の増量はコスト高の原因になるばかりでなく、は
んだ合金の融点を高め、濡れ性を悪化し、さらに硬くな
りすぎて脆化する等の不具合を生ずることから、含有量
の上限を３ｗｔ％ 程度とすることが好ましい。
の向上、はんだ濡れ性の改善のために添加するが、その
含有量が１ｗｔ％ 未満では前記効果が得られず、５ｗ
ｔ％ を超えると硬くなることと、融点の上昇、経済性
を考慮すればＡｇ 含有量は１〜５ｗｔ％ とすること
が好ましい。又、上記Ｐｄ は前記Ａｇ に対する比率
が０．１以上であれば前記作用が得られるが、むやみな
Ｐｄ の増量はコスト高の原因になるばかりでなく、は
んだ合金の融点を高め、濡れ性を悪化し、さらに硬くな
りすぎて脆化する等の不具合を生ずることから、含有量
の上限を３ｗｔ％ 程度とすることが好ましい。
【００１２】
【実施例】本発明の実施例を説明すれば、図１は半導体
装置の要部拡大図を示し、１はセラミック基板、２は半
導体素子（ チップ ），３は両者を電気的に接続する
本発明の接続材料 （はんだバンプ電極 ）である。
装置の要部拡大図を示し、１はセラミック基板、２は半
導体素子（ チップ ），３は両者を電気的に接続する
本発明の接続材料 （はんだバンプ電極 ）である。
【００１３】基板１にはＴｉ 層、Ｎｉ 層、Ａｕ 層
からなるメタライズ層４が形成され、チップ２にも同様
のメタライズ層５が形成され、その両メタライズ層４、
５間に前記バンプ電極３がボンディングされるものであ
る。
からなるメタライズ層４が形成され、チップ２にも同様
のメタライズ層５が形成され、その両メタライズ層４、
５間に前記バンプ電極３がボンディングされるものであ
る。
【００１４】実施例においてバンプ電極３は、出願人の
先願（特開昭６３−３０１５３５号）で開示したボ−ル
ボンディング法、すなわちバンプ材料を急冷凝固法によ
り極細合金ワイヤ状に作製し、該ワイヤの先端を加熱し
てボ−ルを形成し、そのボ−ル基板１又はチップ２のメ
タライズ層に接着させた状態でワイヤを引っ張ることに
よりボ−ルがその根本部から切断されてメタライズ層に
接着し、フラックスを塗布しリフロ−処理を施して形成
される。このバンプ電極３上には他方の基板１又はチッ
プ２のメタライズ層が圧着されて図１の如く半導体装置
が形成される。
先願（特開昭６３−３０１５３５号）で開示したボ−ル
ボンディング法、すなわちバンプ材料を急冷凝固法によ
り極細合金ワイヤ状に作製し、該ワイヤの先端を加熱し
てボ−ルを形成し、そのボ−ル基板１又はチップ２のメ
タライズ層に接着させた状態でワイヤを引っ張ることに
よりボ−ルがその根本部から切断されてメタライズ層に
接着し、フラックスを塗布しリフロ−処理を施して形成
される。このバンプ電極３上には他方の基板１又はチッ
プ２のメタライズ層が圧着されて図１の如く半導体装置
が形成される。
【００１５】上記バンプ電極３の成分組成は前述の通り
、Ｐｂ，Ｓｎ，Ｉｎ の何れか１つを主要元素とするは
んだ合金にＡｇ 及びＰｄ を含有せしめ、そのＡｇ
に対するＰｄ 比率〔Ｐｄ ｗｔ％ ／（ Ａｇ ｗｔ
％ ＋Ｐｄ ｗｔ％ ）〕を０．１以上としたものであ
るが、その成分組成を別表の通りとした複数の試料を作
製しマイグレ−ションの発生の有無を測定した。
、Ｐｂ，Ｓｎ，Ｉｎ の何れか１つを主要元素とするは
んだ合金にＡｇ 及びＰｄ を含有せしめ、そのＡｇ
に対するＰｄ 比率〔Ｐｄ ｗｔ％ ／（ Ａｇ ｗｔ
％ ＋Ｐｄ ｗｔ％ ）〕を０．１以上としたものであ
るが、その成分組成を別表の通りとした複数の試料を作
製しマイグレ−ションの発生の有無を測定した。
【００１６】別表において、成分Ｃｕ 及びＮｉ はバ
ンプ材料（合金ワイヤ）の機械的強度を高めて伸線加工
性を向上させるため、また成分Ｚｎ 及びＳｂ はバン
プ材料のはんだ濡れ性を改善するために添加するもので
ある。
ンプ材料（合金ワイヤ）の機械的強度を高めて伸線加工
性を向上させるため、また成分Ｚｎ 及びＳｂ はバン
プ材料のはんだ濡れ性を改善するために添加するもので
ある。
【００１７】上記各試料のマイグレ−ションの有無の判
定は図２に示す如く、セラミック基板１０上にＴｉ 層
、Ｎｉ 層、Ａｕ 層からなるメタライズ層１１を配線
し、該配線上に前述のボ−ルボンディング法により各試
料のバンプ電極３を形成することにより行った。その各
試料については、夫々５枚の基板にバンプ電極３を作製
し、それらを８５℃、８５％ＲＨの恒温恒湿雰囲気中で
３０Ｖの電圧を印加しＡｇ のマイグレ−ションによる
短絡が生じるまでの時間を測定した。
定は図２に示す如く、セラミック基板１０上にＴｉ 層
、Ｎｉ 層、Ａｕ 層からなるメタライズ層１１を配線
し、該配線上に前述のボ−ルボンディング法により各試
料のバンプ電極３を形成することにより行った。その各
試料については、夫々５枚の基板にバンプ電極３を作製
し、それらを８５℃、８５％ＲＨの恒温恒湿雰囲気中で
３０Ｖの電圧を印加しＡｇ のマイグレ−ションによる
短絡が生じるまでの時間を測定した。
【００１８】その測定結果は別表の最右欄に示す通りで
あり、該欄中の無の表示は２０００時間までにＡｇ の
マイグレ−ションによる短絡が生じなかったことをしめ
す。これにより、本発明におけるＰｄ の含有量が前述
の範囲で効果のあることが確認できた。
あり、該欄中の無の表示は２０００時間までにＡｇ の
マイグレ−ションによる短絡が生じなかったことをしめ
す。これにより、本発明におけるＰｄ の含有量が前述
の範囲で効果のあることが確認できた。
【００１９】
【効果】本発明によれば、はんだ合金に含有せるＡｇ
のイオン化促進がＰｄ の含有によって抑制されてマイ
グレ−ションによる電極間の短絡の発生が防止でき、電
気的に信頼性の高い接続材料およびそれを用いて構成さ
れる半導体装置を提供することができる。
のイオン化促進がＰｄ の含有によって抑制されてマイ
グレ−ションによる電極間の短絡の発生が防止でき、電
気的に信頼性の高い接続材料およびそれを用いて構成さ
れる半導体装置を提供することができる。
【図１】本発明の半導体装置の要部拡大図、
【図２】本
発明におけるＡｇ のマイグレ−ションの有無を判定す
るための基板とバンプ電極との配置構成を示す斜視図で
ある。
発明におけるＡｇ のマイグレ−ションの有無を判定す
るための基板とバンプ電極との配置構成を示す斜視図で
ある。
１ 基板
２ 半導体素子３ バンプ電
極（接続材料）
２ 半導体素子３ バンプ電
極（接続材料）
【表１】
Claims (3)
- 【請求項１】Ｐｂ，Ｓｎ，Ｉｎ の何れか１つを主要元
素とするはんだ合金にＡｇ 及びＰｄ を含有せしめ、
そのＡｇ に対するＰｄ 比率〔Ｐｄ ｗｔ％ ／（
Ａｇ ｗｔ％ ＋Ｐｄｗｔ％ ）〕を０．１以上とした
半導体素子の接続材料。 - 【請求項２】前記Ａｇ がはんだ合金に１〜５ｗｔ％含
有する請求項１記載の接続材料。 - 【請求項３】前記請求項１又は２記載の接続材料を用い
て半導体素子と基板とを接続せしめた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072948A JPH04307944A (ja) | 1991-04-05 | 1991-04-05 | 半導体素子の接続材料および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072948A JPH04307944A (ja) | 1991-04-05 | 1991-04-05 | 半導体素子の接続材料および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307944A true JPH04307944A (ja) | 1992-10-30 |
Family
ID=13504117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072948A Pending JPH04307944A (ja) | 1991-04-05 | 1991-04-05 | 半導体素子の接続材料および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307944A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508562A (en) * | 1992-12-08 | 1996-04-16 | Murata Manufacturing Co., Ltd. | Outer electrode structure for a chip type electronic part appropriate for reflow soldering |
| US6187114B1 (en) | 1996-10-17 | 2001-02-13 | Matsushita Electric Industrial Co. Ltd. | Solder material and electronic part using the same |
| US6436730B1 (en) * | 1993-10-04 | 2002-08-20 | Motorola, Inc. | Microelectronic package comprising tin copper solder bump interconnections and method for forming same |
| US6821814B2 (en) * | 1994-01-31 | 2004-11-23 | International Business Machines Corporation | Method for joining a semiconductor chip to a chip carrier substrate and resulting chip package |
| US8115307B2 (en) * | 2006-03-31 | 2012-02-14 | Intel Corporation | Embedding device in substrate cavity |
-
1991
- 1991-04-05 JP JP3072948A patent/JPH04307944A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508562A (en) * | 1992-12-08 | 1996-04-16 | Murata Manufacturing Co., Ltd. | Outer electrode structure for a chip type electronic part appropriate for reflow soldering |
| US6436730B1 (en) * | 1993-10-04 | 2002-08-20 | Motorola, Inc. | Microelectronic package comprising tin copper solder bump interconnections and method for forming same |
| US6821814B2 (en) * | 1994-01-31 | 2004-11-23 | International Business Machines Corporation | Method for joining a semiconductor chip to a chip carrier substrate and resulting chip package |
| US6187114B1 (en) | 1996-10-17 | 2001-02-13 | Matsushita Electric Industrial Co. Ltd. | Solder material and electronic part using the same |
| US8115307B2 (en) * | 2006-03-31 | 2012-02-14 | Intel Corporation | Embedding device in substrate cavity |
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