JPH04307969A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04307969A JPH04307969A JP3072748A JP7274891A JPH04307969A JP H04307969 A JPH04307969 A JP H04307969A JP 3072748 A JP3072748 A JP 3072748A JP 7274891 A JP7274891 A JP 7274891A JP H04307969 A JPH04307969 A JP H04307969A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にメモリＬＳＩを有する半導体集積回路装置の
電気特性の向上に適用して有効な技術に関するものであ
る。
関し、特にメモリＬＳＩを有する半導体集積回路装置の
電気特性の向上に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックＲＡＭ）、ＳＲ
ＡＭ（スタティックＲＡＭ）などのメモリＬＳＩは、半
導体チップの主面に多数のメモリセルをマトリクス状に
配置したメモリアレイを有している。
ＡＭ（スタティックＲＡＭ）などのメモリＬＳＩは、半
導体チップの主面に多数のメモリセルをマトリクス状に
配置したメモリアレイを有している。
【０００３】従来、上記メモリアレイの端部に配置され
たメモリセルは、メモリアレイの内部に配置されたメモ
リセルに比べて電源マージンが減少し易いという問題が
指摘されている。
たメモリセルは、メモリアレイの内部に配置されたメモ
リセルに比べて電源マージンが減少し易いという問題が
指摘されている。
【０００４】これを図４に例えば示すＳＲＡＭのメモリ
アレイ（ＭＡ）を用いて説明する。
アレイ（ＭＡ）を用いて説明する。
【０００５】このメモリアレイ（ＭＡ）は、ＳＲＡＭの
メモリセルを構成するＭＯＳＦＥＴの拡散層４がマトリ
クス状に配置され、拡散層４と拡散層４との間には、素
子分離用絶縁膜６が設けられている。また、上記それぞ
れの拡散層４の上には、ＭＯＳＦＥＴのゲート電極７が
配置されている。一方、メモリアレイ（ＭＡ）の外側に
は、給電用のガードリング（Ｇ）がメモリアレイ（ＭＡ
）の周囲を囲むように設けられている。
メモリセルを構成するＭＯＳＦＥＴの拡散層４がマトリ
クス状に配置され、拡散層４と拡散層４との間には、素
子分離用絶縁膜６が設けられている。また、上記それぞ
れの拡散層４の上には、ＭＯＳＦＥＴのゲート電極７が
配置されている。一方、メモリアレイ（ＭＡ）の外側に
は、給電用のガードリング（Ｇ）がメモリアレイ（ＭＡ
）の周囲を囲むように設けられている。
【０００６】そこで、ＭＯＳＦＥＴの拡散層４に着目す
ると、メモリアレイ（ＭＡ）の内部に配置された拡散層
４は、その周囲が他の拡散層４によって囲まれているの
に対し、メモリアレイ（ＭＡ）の端部に配置された拡散
層４ａは、その片側にガードリング（Ｇ）が対置されて
いるため、メモリアレイ（ＭＡ）の内部の拡散層４とは
形状が異なっている。
ると、メモリアレイ（ＭＡ）の内部に配置された拡散層
４は、その周囲が他の拡散層４によって囲まれているの
に対し、メモリアレイ（ＭＡ）の端部に配置された拡散
層４ａは、その片側にガードリング（Ｇ）が対置されて
いるため、メモリアレイ（ＭＡ）の内部の拡散層４とは
形状が異なっている。
【０００７】その結果、リソグラフィ工程で半導体ウエ
ハ上に塗布するフォトレジストの表面張力がメモリアレ
イ（ＭＡ）の内部と端部とで異なることなどに起因して
、メモリアレイ（ＭＡ）の端部の拡散層４ａの加工寸法
が内部の拡散層４とは異なってくるため、端部のトラン
ジスタの電気特性が劣化するものと考えられる。
ハ上に塗布するフォトレジストの表面張力がメモリアレ
イ（ＭＡ）の内部と端部とで異なることなどに起因して
、メモリアレイ（ＭＡ）の端部の拡散層４ａの加工寸法
が内部の拡散層４とは異なってくるため、端部のトラン
ジスタの電気特性が劣化するものと考えられる。
【０００８】また、拡散層４の上に配置されたゲート電
極７についても上記と同様のことが云える。これは、メ
モリアレイ（ＭＡ）の内部の拡散層４の上には、４つの
ゲート電極７が配置されているのに対し、メモリアレイ
（ＭＡ）の端部の拡散層４ａの上には、２つのゲート電
極７しか存在しないためである。
極７についても上記と同様のことが云える。これは、メ
モリアレイ（ＭＡ）の内部の拡散層４の上には、４つの
ゲート電極７が配置されているのに対し、メモリアレイ
（ＭＡ）の端部の拡散層４ａの上には、２つのゲート電
極７しか存在しないためである。
【０００９】従来、このような問題を改善する対策とし
て、メモリセルとしては動作しないダミーのセルをメモ
リアレイの周囲に配置することによって、拡散層の形状
やゲート電極の配置を全てのメモリアレイで同じにする
方法が用いられていた。
て、メモリセルとしては動作しないダミーのセルをメモ
リアレイの周囲に配置することによって、拡散層の形状
やゲート電極の配置を全てのメモリアレイで同じにする
方法が用いられていた。
【００１０】
【発明が解決しようとする課題】ところが、メモリアレ
イの周囲にダミーのセルを配置する従来技術は、メモリ
アレイの面積を増大させてしまうという問題がある。特
に、大容量のメモリＬＳＩは、大容量化に伴う回路の配
線遅延を防止するためにメモリアレイを多数のメモリマ
ットに分割しているため、それぞれのメモリマットの周
囲にダミーのセルを配置すると、メモリマットの総面積
に対するダミーセルの占有率が大きくなり、半導体チッ
プの面積が大きくなってしまう。
イの周囲にダミーのセルを配置する従来技術は、メモリ
アレイの面積を増大させてしまうという問題がある。特
に、大容量のメモリＬＳＩは、大容量化に伴う回路の配
線遅延を防止するためにメモリアレイを多数のメモリマ
ットに分割しているため、それぞれのメモリマットの周
囲にダミーのセルを配置すると、メモリマットの総面積
に対するダミーセルの占有率が大きくなり、半導体チッ
プの面積が大きくなってしまう。
【００１１】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、チップの面積を増大させ
ることなく、メモリアレイ（またはメモリマット）の端
部に配置されたトランジスタの電気特性の劣化を防止す
ることのできる技術を提供することにある。
れたものであり、その目的は、チップの面積を増大させ
ることなく、メモリアレイ（またはメモリマット）の端
部に配置されたトランジスタの電気特性の劣化を防止す
ることのできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置は、メモリアレイまたはメモリマットの周囲を囲む
ガードリングの内周の形状を、上記メモリアレイまたは
メモリマットの端部に配置された拡散層の形状と略同一
にしたものである。
装置は、メモリアレイまたはメモリマットの周囲を囲む
ガードリングの内周の形状を、上記メモリアレイまたは
メモリマットの端部に配置された拡散層の形状と略同一
にしたものである。
【００１４】また、上記ガードリングの上にダミーパタ
ーンを設け、このダミーパターンの形状を、メモリアレ
イまたはメモリマットの端部に配置された拡散層の上に
設けられたゲート電極の形状と略同一にすると共に、ダ
ミーパターンとガードリングとを電気的に接続したもの
である。
ーンを設け、このダミーパターンの形状を、メモリアレ
イまたはメモリマットの端部に配置された拡散層の上に
設けられたゲート電極の形状と略同一にすると共に、ダ
ミーパターンとガードリングとを電気的に接続したもの
である。
【００１５】
【作用】上記した手段によれば、メモリアレイ（または
メモリマット）の内部に配置されたメモリセルの形状と
、端部に配置されたメモリセルの形状とが実質的に等し
くなるので、メモリアレイ（またはメモリマット）の端
部のメモリセルを構成するトランジスタの加工寸法のば
らつきが防止される。
メモリマット）の内部に配置されたメモリセルの形状と
、端部に配置されたメモリセルの形状とが実質的に等し
くなるので、メモリアレイ（またはメモリマット）の端
部のメモリセルを構成するトランジスタの加工寸法のば
らつきが防止される。
【００１６】上記した手段によれば、メモリアレイ（ま
たはメモリマット）の周囲にダミーのセルを配置する従
来技術と異なり、ガードリングの内側の形状を変更する
だけなので、メモリアレイ（またはメモリマット）の面
積が増大することもない。
たはメモリマット）の周囲にダミーのセルを配置する従
来技術と異なり、ガードリングの内側の形状を変更する
だけなので、メモリアレイ（またはメモリマット）の面
積が増大することもない。
【００１７】
【実施例】図３に示すように、例えばｎ形シリコン単結
晶からなる半導体チップ１の主面の中央には、例えば４
メガビット（Ｍｂｉｔ） の大容量を有するＳＲＡＭの
メモリアレイ（ＭＡ）が形成されている。このＳＲＡＭ
は、大容量化に伴う回路の配線遅延を防止するために、
メモリアレイ（ＭＡ）を多数のメモリマット（ＭＭ）に
分割している。
晶からなる半導体チップ１の主面の中央には、例えば４
メガビット（Ｍｂｉｔ） の大容量を有するＳＲＡＭの
メモリアレイ（ＭＡ）が形成されている。このＳＲＡＭ
は、大容量化に伴う回路の配線遅延を防止するために、
メモリアレイ（ＭＡ）を多数のメモリマット（ＭＭ）に
分割している。
【００１８】上記メモリアレイ（ＭＡ）の外側には、チ
ップ１の長辺方向に沿って周辺回路２が配置されており
、さらにその外側には、外部との電気的接続を取るため
のボンディングパッド３が配置されている。
ップ１の長辺方向に沿って周辺回路２が配置されており
、さらにその外側には、外部との電気的接続を取るため
のボンディングパッド３が配置されている。
【００１９】図１は、上記メモリマット（ＭＭ）のコー
ナー部（図３の破線Ａで囲んだ領域）の拡大図、図２は
、図１のＩＩ−ＩＩ線におけるチップ１の断面図である
。
ナー部（図３の破線Ａで囲んだ領域）の拡大図、図２は
、図１のＩＩ−ＩＩ線におけるチップ１の断面図である
。
【００２０】このメモリマット（ＭＭ）には、ＳＲＡＭ
のメモリセルを構成するｎチャネルＭＯＳＦＥＴ（Ｑ）
の拡散層４がマトリクス状に配置されている。図１に示
すように、これらの拡散層４のうち、メモリマット（Ｍ
Ｍ）の端部に配置された拡散層４ａは、その形状がメモ
リマット（ＭＭ）の内部の拡散層４を二分割した形状に
なっている。また、図２に示すように、拡散層４は、ｐ
形ウエル５の主面に形成されたｎ形半導体領域からなる
。
のメモリセルを構成するｎチャネルＭＯＳＦＥＴ（Ｑ）
の拡散層４がマトリクス状に配置されている。図１に示
すように、これらの拡散層４のうち、メモリマット（Ｍ
Ｍ）の端部に配置された拡散層４ａは、その形状がメモ
リマット（ＭＭ）の内部の拡散層４を二分割した形状に
なっている。また、図２に示すように、拡散層４は、ｐ
形ウエル５の主面に形成されたｎ形半導体領域からなる
。
【００２１】上記それぞれの拡散層４は、例えば酸化珪
素からなる素子分離用絶縁膜６によって互いに分離され
ている。また、上記それぞれの拡散層４の上には、ｎチ
ャネルＭＯＳＦＥＴ（Ｑ）のゲート電極７が設けられて
いる。このゲート電極７は、例えば多結晶シリコンによ
り構成されている。図１に示すように、メモリマット（
ＭＭ）の内部の拡散層４の上には、４つのゲート電極７
が配置されており、端部の拡散層４ａの上には、２つの
ゲート電極７が配置されている。
素からなる素子分離用絶縁膜６によって互いに分離され
ている。また、上記それぞれの拡散層４の上には、ｎチ
ャネルＭＯＳＦＥＴ（Ｑ）のゲート電極７が設けられて
いる。このゲート電極７は、例えば多結晶シリコンによ
り構成されている。図１に示すように、メモリマット（
ＭＭ）の内部の拡散層４の上には、４つのゲート電極７
が配置されており、端部の拡散層４ａの上には、２つの
ゲート電極７が配置されている。
【００２２】上記メモリマット（ＭＭ）の外側には、例
えばＰ形ウエル５に電源単位（ＶＳＳ） を供給するた
めのガードリング（Ｇ）が設けられている。図２に示す
ように、このガードリング（Ｇ）は、ｐ形ウエル５の主
面に形成されたｐ＋ 形半導体領域からなり、メモリマ
ット（ＭＭ）の周囲を囲むように配置されている。
えばＰ形ウエル５に電源単位（ＶＳＳ） を供給するた
めのガードリング（Ｇ）が設けられている。図２に示す
ように、このガードリング（Ｇ）は、ｐ形ウエル５の主
面に形成されたｐ＋ 形半導体領域からなり、メモリマ
ット（ＭＭ）の周囲を囲むように配置されている。
【００２３】図１に示すように、本実施例のガードリン
グ（Ｇ）は、その内側の形状が、メモリマット（ＭＭ）
の端部の拡散層４ａの形状と略等しくなっている。その
ため、拡散層４ａの形状とそれに隣接するガードリング
（Ｇ）の内側の形状とを合わせた形状は、メモリマット
（ＭＭ）の内部の拡散層４の形状と略等しくなっている
。
グ（Ｇ）は、その内側の形状が、メモリマット（ＭＭ）
の端部の拡散層４ａの形状と略等しくなっている。その
ため、拡散層４ａの形状とそれに隣接するガードリング
（Ｇ）の内側の形状とを合わせた形状は、メモリマット
（ＭＭ）の内部の拡散層４の形状と略等しくなっている
。
【００２４】また、図１に示すように、上記ガードリン
グ（Ｇ）の上には、ダミーパターン８が設けられている
。このダミーパターン８は、ガードリング（Ｇ）に沿っ
てメモリマット（ＭＭ）の周囲を囲むように配置されて
いる。ダミーパターン８は、例えばゲート電極７と同一
の材料（多結晶シリコンなど）からなり、ゲート電極７
と同一の工程で同時に形成される。
グ（Ｇ）の上には、ダミーパターン８が設けられている
。このダミーパターン８は、ガードリング（Ｇ）に沿っ
てメモリマット（ＭＭ）の周囲を囲むように配置されて
いる。ダミーパターン８は、例えばゲート電極７と同一
の材料（多結晶シリコンなど）からなり、ゲート電極７
と同一の工程で同時に形成される。
【００２５】上記ダミーパターン８は、その内側の形状
が、メモリマット（ＭＭ）の端部の拡散層４ａの上に設
けられたゲート電極７の形状と略等しくなっている。そ
のため、拡散層４ａ上の２つのゲート電極７の形状とそ
れに隣接するダミーパターン８の内側の形状とを合わせ
た形状は、メモリマット（ＭＭ）の内部の拡散層４の上
に設けられた４つのゲート電極７の形状と略等しくなっ
ている。
が、メモリマット（ＭＭ）の端部の拡散層４ａの上に設
けられたゲート電極７の形状と略等しくなっている。そ
のため、拡散層４ａ上の２つのゲート電極７の形状とそ
れに隣接するダミーパターン８の内側の形状とを合わせ
た形状は、メモリマット（ＭＭ）の内部の拡散層４の上
に設けられた４つのゲート電極７の形状と略等しくなっ
ている。
【００２６】上記ダミーパターン８は、アクティブなト
ランジスタとなることを禁止するため、ガードリング（
Ｇ）上の絶縁層（図示せず）に開孔されたコンタクトホ
ール（Ｃ）を通じて下層のガードリング（Ｇ）と電気的
に接続されている。なお、メモリマット（ＭＭ）の拡散
層４の上に開孔されたコンタクトホール（Ｃ）は、メモ
リセルのノード電位を配線層（図示せず）に伝えるため
のものである。
ランジスタとなることを禁止するため、ガードリング（
Ｇ）上の絶縁層（図示せず）に開孔されたコンタクトホ
ール（Ｃ）を通じて下層のガードリング（Ｇ）と電気的
に接続されている。なお、メモリマット（ＭＭ）の拡散
層４の上に開孔されたコンタクトホール（Ｃ）は、メモ
リセルのノード電位を配線層（図示せず）に伝えるため
のものである。
【００２７】以上の構成からなる本実施例のＳＲＡＭに
よれば、下記の作用、効果を得ることができる。
よれば、下記の作用、効果を得ることができる。
【００２８】（１）．ガードリング（Ｇ）の内側の形状
を、メモリマット（ＭＭ）の端部の拡散層４ａの形状と
略等しくしたことにより、拡散層４ａの形状とそれに隣
接するガードリング（Ｇ）の内側の形状とを合わせた形
状が、メモリマット（ＭＭ）の内部の拡散層４の形状と
略等しくなる。
を、メモリマット（ＭＭ）の端部の拡散層４ａの形状と
略等しくしたことにより、拡散層４ａの形状とそれに隣
接するガードリング（Ｇ）の内側の形状とを合わせた形
状が、メモリマット（ＭＭ）の内部の拡散層４の形状と
略等しくなる。
【００２９】（２）．ダミーパターン８の内側の形状を
、メモリマット（ＭＭ）の端部の拡散層４ａ上に設けら
れたゲート電極７の形状と略等しくしたことにより、拡
散層４ａ上のゲート電極７の形状とそれに隣接するダミ
ーパターン８の内側の形状とを合わせた形状が、メモリ
マット（ＭＭ）の内部の拡散層４上に設けられたゲート
電極７の形状と略等しくなる。
、メモリマット（ＭＭ）の端部の拡散層４ａ上に設けら
れたゲート電極７の形状と略等しくしたことにより、拡
散層４ａ上のゲート電極７の形状とそれに隣接するダミ
ーパターン８の内側の形状とを合わせた形状が、メモリ
マット（ＭＭ）の内部の拡散層４上に設けられたゲート
電極７の形状と略等しくなる。
【００３０】（３）．上記（１） および（２） によ
り、メモリマット（ＭＭ）の内部に配置されたメモリセ
ルの形状と、端部に配置されたメモリセルの形状とが実
質的に等しくなり、これにより、メモリアレイ（ＭＡ）
の内部と端部とで拡散層４やゲート電極７の加工寸法が
ばらつくのを防止することができるので、メモリアレイ
（ＭＡ）の端部のメモリセルを構成するＭＯＳＦＥＴの
電気特性の劣化を防止することができる。
り、メモリマット（ＭＭ）の内部に配置されたメモリセ
ルの形状と、端部に配置されたメモリセルの形状とが実
質的に等しくなり、これにより、メモリアレイ（ＭＡ）
の内部と端部とで拡散層４やゲート電極７の加工寸法が
ばらつくのを防止することができるので、メモリアレイ
（ＭＡ）の端部のメモリセルを構成するＭＯＳＦＥＴの
電気特性の劣化を防止することができる。
【００３１】（４）．メモリアレイの周囲にダミーのセ
ルを配置する従来技術と異なり、ガードリング（Ｇ）の
内側の形状を変更するだけなので、メモリマット（ＭＭ
）の面積が増大することはない。
ルを配置する従来技術と異なり、ガードリング（Ｇ）の
内側の形状を変更するだけなので、メモリマット（ＭＭ
）の面積が増大することはない。
【００３２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３３】前記実施例では、メモリアレイを多数のメ
モリマットに分割したＳＲＡＭについて説明したが、こ
れに限定されるものではなく、メモリセルをマトリクス
状に配置したメモリアレイまたはメモリマットを有する
メモリＬＳＩ全般に適用することができる。
モリマットに分割したＳＲＡＭについて説明したが、こ
れに限定されるものではなく、メモリセルをマトリクス
状に配置したメモリアレイまたはメモリマットを有する
メモリＬＳＩ全般に適用することができる。
【００３４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３５】本発明によれば、チップの面積を増大させ
ることなく、メモリアレイ（またはメモリマット）の端
部に配置されたトランジスタの電気特性の劣化を防止す
ることができる。
ることなく、メモリアレイ（またはメモリマット）の端
部に配置されたトランジスタの電気特性の劣化を防止す
ることができる。
【図１】本発明の一実施例である半導体集積回路装置の
メモリマットの一部を拡大して示す平面図である。
メモリマットの一部を拡大して示す平面図である。
【図２】図１のＩＩ−ＩＩ線における半導体チップの断
面図である。
面図である。
【図３】この半導体集積回路装置を形成した半導体チッ
プの全体平面図である。
プの全体平面図である。
【図４】従来のメモリアレイの一部を拡大して示す平面
図である。
図である。
１ 半導体チップ
２ 周辺回路
３ ボンディングパッド
４ 拡散層
４ａ 拡散層
５ ｐ形ウエル
６ 素子分離用絶縁膜
７ ゲート電極
８ ダミーパターン
Ａ 破線
Ｃ コンタクトホール
Ｇ ガードリング
ＭＡ メモリアレイ
ＭＭ メモリマット
Ｑ ｎチャネルＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 メモリセルをマトリクス状に配置した
メモリアレイまたはメモリマットを有する半導体集積回
路装置であって、前記メモリアレイまたはメモリマット
の周囲を囲むガードリングの内側の形状を、前記メモリ
アレイまたはメモリマットの端部に配置された拡散層の
形状と略等しくしたことを特徴とする半導体集積回路装
置。 - 【請求項２】 前記ガードリングの上にダミーパター
ンを設け、前記ダミーパターンの形状を、前記メモリア
レイまたはメモリマットの端部に配置された拡散層の上
に設けられたゲート電極の形状と略等しくすると共に、
前記ダミーパターンと前記ガードリングとを電気的に接
続したことを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 前記ダミーパターンを前記ゲート電極
と同一の材料で構成したことを特徴とする請求項２記載
の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03072748A JP3098786B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置 |
| US07/861,366 US5396100A (en) | 1991-04-05 | 1992-03-31 | Semiconductor integrated circuit device having a compact arrangement of SRAM cells |
| KR1019920005437A KR100229984B1 (ko) | 1991-04-05 | 1992-04-01 | 반도체 집적회로장치 |
| TW081102565A TW198771B (ja) | 1991-04-05 | 1992-04-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03072748A JP3098786B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307969A true JPH04307969A (ja) | 1992-10-30 |
| JP3098786B2 JP3098786B2 (ja) | 2000-10-16 |
Family
ID=13498288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03072748A Expired - Fee Related JP3098786B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3098786B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10051719A1 (de) * | 2000-10-18 | 2002-05-08 | Infineon Technologies Ag | Verfahren zur Herstellung von Schaltkreisstrukturen auf einem Halbleitersubstrat und ein Halbleitersubstrat mit funktionalen Schaltkreisstrukturen und Dummy-Schaltkreisstrukturen |
| JP2011187632A (ja) * | 2010-03-08 | 2011-09-22 | Seiko Epson Corp | 記憶装置、集積回路装置及び電子機器 |
| JP2012164864A (ja) * | 2011-02-08 | 2012-08-30 | Rohm Co Ltd | 半導体記憶装置 |
| JP2014060438A (ja) * | 2007-12-18 | 2014-04-03 | Micron Technology Inc | ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造 |
| US9086983B2 (en) | 2011-05-31 | 2015-07-21 | Micron Technology, Inc. | Apparatus and methods for providing data integrity |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1991
- 1991-04-05 JP JP03072748A patent/JP3098786B2/ja not_active Expired - Fee Related
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| US9170898B2 (en) | 2011-05-31 | 2015-10-27 | Micron Technology, Inc. | Apparatus and methods for providing data integrity |
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| Publication number | Publication date |
|---|---|
| JP3098786B2 (ja) | 2000-10-16 |
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