JPH04307974A - 電気的消去可能不揮発性半導体記憶装置 - Google Patents
電気的消去可能不揮発性半導体記憶装置Info
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- JPH04307974A JPH04307974A JP3073239A JP7323991A JPH04307974A JP H04307974 A JPH04307974 A JP H04307974A JP 3073239 A JP3073239 A JP 3073239A JP 7323991 A JP7323991 A JP 7323991A JP H04307974 A JPH04307974 A JP H04307974A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電気的消去可能不揮
発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。さらに
詳しくは、高集積化に適したＥＥＰＲＯＭの素子構造に
関する。
発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。さらに
詳しくは、高集積化に適したＥＥＰＲＯＭの素子構造に
関する。
【０００２】
【従来の技術】従来から、電気的消去可能不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）として種々の構造のものが
知られており、いずれもいわゆるフローティングゲート
を有し、ホットエレクトロンによる書き込みやＦ−Ｎ（
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによる
消去／書き込みを利用している。
体記憶装置（ＥＥＰＲＯＭ）として種々の構造のものが
知られており、いずれもいわゆるフローティングゲート
を有し、ホットエレクトロンによる書き込みやＦ−Ｎ（
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによる
消去／書き込みを利用している。
【０００３】そして選択ゲート（セレクションゲート）
を有さない、いわゆる初期のスタックゲートＥＥＰＲＯ
Ｍにおいては、ドレイン側よりホットエレクトロンによ
る書き込みが行なわれ、ソース側よりＦ−Ｎトンネリン
グによる消去が行なわれる。
を有さない、いわゆる初期のスタックゲートＥＥＰＲＯ
Ｍにおいては、ドレイン側よりホットエレクトロンによ
る書き込みが行なわれ、ソース側よりＦ−Ｎトンネリン
グによる消去が行なわれる。
【０００４】しかしながら、このようにソース側よりＦ
−Ｎトンネリングにより消去する構造では、しばしば過
剰消去が生じてメモリセルがディプリージョン化する欠
点がある。
−Ｎトンネリングにより消去する構造では、しばしば過
剰消去が生じてメモリセルがディプリージョン化する欠
点がある。
【０００５】このため、選択ゲートを組合せて上記過剰
消去を防止することがしばしば行なわれている。
消去を防止することがしばしば行なわれている。
【０００６】
【発明が解決しようとする課題】しかしながら、選択ゲ
ートを独立して設けるとメモリ−セルの専有面積が増加
し、ＥＥＰＲＯＭの集積度が著しく低下する。
ートを独立して設けるとメモリ−セルの専有面積が増加
し、ＥＥＰＲＯＭの集積度が著しく低下する。
【０００７】そのため、ＥＥＰＲＯＭを構成するソース
ラインとフローティングゲートとの間にオフセットを設
け、このオフセット部上に選択ゲートを配置することも
考えられる。
ラインとフローティングゲートとの間にオフセットを設
け、このオフセット部上に選択ゲートを配置することも
考えられる。
【０００８】しかしながら、この場合には、オフセット
幅の存在により、ソースとフローティングゲート間のＦ
−Ｎトンネリングが生じ難く、データの消去を円滑に行
なうことができなかった。また、この場合、ドレインと
フローティングゲート間のＦ−Ｎトンネリングを利用す
ることも考えられるが、これを達成するには、ドレイン
に比較的高電圧を印加する必要が生じる。従って、必然
的にリーク電流を防止すべくドレイン接合耐圧を上昇す
ることが要求され、そのためにはドレイン接合の濃度プ
ロフィールをなだらかにする必要があるが、この場合に
は、ホットエレクトロンの発生効率が悪くなり、書き込
み特性が低下する不都合があった。
幅の存在により、ソースとフローティングゲート間のＦ
−Ｎトンネリングが生じ難く、データの消去を円滑に行
なうことができなかった。また、この場合、ドレインと
フローティングゲート間のＦ−Ｎトンネリングを利用す
ることも考えられるが、これを達成するには、ドレイン
に比較的高電圧を印加する必要が生じる。従って、必然
的にリーク電流を防止すべくドレイン接合耐圧を上昇す
ることが要求され、そのためにはドレイン接合の濃度プ
ロフィールをなだらかにする必要があるが、この場合に
は、ホットエレクトロンの発生効率が悪くなり、書き込
み特性が低下する不都合があった。
【０００９】この発明は、かかる状況下なされたもので
あり、ことにソース側オフセット部に選択ゲートを構成
したＥＥＰＲＯＭにおいても、ソース側からのＦ−Ｎト
ンネリングによる消去を可能とする構造を提供しようと
するものである。
あり、ことにソース側オフセット部に選択ゲートを構成
したＥＥＰＲＯＭにおいても、ソース側からのＦ−Ｎト
ンネリングによる消去を可能とする構造を提供しようと
するものである。
【００１０】
【課題を解決するための手段】かくしてこの発明によれ
ばソース領域とその両側に配置される一対のドレイン領
域及びこれらの間で設定される一対のゲート領域、この
ゲート領域上に配置される一対のフローティングゲート
及びこのフローティングゲート上に配置されるコントロ
ールゲートを備え、上記一対の各フローティングゲート
が、（ａ）各々ソースオフセットを介して上記ゲート領
域上に位置して一対のドレイン駆動書き込み部を構成す
る書き込み部位と、（ｂ）各々ソース両側に配置された
トンネル酸化膜上に位置して一つのソース駆動消去部を
構成する消去部位、を有してなり、上記コントロールゲ
ートが、上記一対のフローティングゲートの書き込み部
位及びソースオフセット上を共通して覆うように配置さ
れてなる電気的消去可能不揮発性半導体記憶装置が提供
される。
ばソース領域とその両側に配置される一対のドレイン領
域及びこれらの間で設定される一対のゲート領域、この
ゲート領域上に配置される一対のフローティングゲート
及びこのフローティングゲート上に配置されるコントロ
ールゲートを備え、上記一対の各フローティングゲート
が、（ａ）各々ソースオフセットを介して上記ゲート領
域上に位置して一対のドレイン駆動書き込み部を構成す
る書き込み部位と、（ｂ）各々ソース両側に配置された
トンネル酸化膜上に位置して一つのソース駆動消去部を
構成する消去部位、を有してなり、上記コントロールゲ
ートが、上記一対のフローティングゲートの書き込み部
位及びソースオフセット上を共通して覆うように配置さ
れてなる電気的消去可能不揮発性半導体記憶装置が提供
される。
【００１１】この発明は、上記課題を解決すべく、フロ
ーティングゲートを機能的に書き込み部位と消去部位に
分け、消去部位側ではソースオフセットを設けることな
くトンネル酸化膜を配設して１つの消去部位を構成し、
書き込み部位側ではソースオフセットを設けて一対の書
き込み部位を構成するという手段を講じたものである。
ーティングゲートを機能的に書き込み部位と消去部位に
分け、消去部位側ではソースオフセットを設けることな
くトンネル酸化膜を配設して１つの消去部位を構成し、
書き込み部位側ではソースオフセットを設けて一対の書
き込み部位を構成するという手段を講じたものである。
【００１２】
【作用】ドレイン駆動書き込み部においては、ソースオ
フセットが確保されておりこのオフセット上のコントロ
ールゲートを選択ゲートとすることができ、かつホット
エレクトロンの注入がオフセットを有しない各ドレイン
側から行なわれるため、各々円滑な書き込みが行なわれ
る。
フセットが確保されておりこのオフセット上のコントロ
ールゲートを選択ゲートとすることができ、かつホット
エレクトロンの注入がオフセットを有しない各ドレイン
側から行なわれるため、各々円滑な書き込みが行なわれ
る。
【００１３】一方、ソース駆動消去部においてはソース
オフセットを有さないため、ソース領域の両側に配設さ
れたトンネル酸化膜を介してソース側からのＦ−Ｎトン
ネリングが行なわれ、円滑な消去が一括して行なわれる
こととなる。
オフセットを有さないため、ソース領域の両側に配設さ
れたトンネル酸化膜を介してソース側からのＦ−Ｎトン
ネリングが行なわれ、円滑な消去が一括して行なわれる
こととなる。
【００１４】
【実施例】以下、添付図面に示す実施例に基づいてこの
発明を詳説する。
発明を詳説する。
【００１５】図１は、この発明の一実施例のＥＥＰＲＯ
Ｍを示す平面構成説明図であり、図２（イ）は、図１の
Ａ−Ａ’線断面説明図、図２（ロ）は同じくＢ−Ｂ’線
断面説明図である。
Ｍを示す平面構成説明図であり、図２（イ）は、図１の
Ａ−Ａ’線断面説明図、図２（ロ）は同じくＢ−Ｂ’線
断面説明図である。
【００１６】これらの図に示すように、この発明のＥＥ
ＰＲＯＭは、シリコン基板表面のソースライン３とその
両側に配置される一対のドレインライン４、４との間の
ゲート領域上に、絶縁膜を介してポリシリコンからなる
１対のＬ字状フローティングゲート２を配設してなり、
さらに、このフローティングゲート２上に層間絶縁膜を
介して、共通するポリシリコンからなるコントロールゲ
ート５を配設してなる。
ＰＲＯＭは、シリコン基板表面のソースライン３とその
両側に配置される一対のドレインライン４、４との間の
ゲート領域上に、絶縁膜を介してポリシリコンからなる
１対のＬ字状フローティングゲート２を配設してなり、
さらに、このフローティングゲート２上に層間絶縁膜を
介して、共通するポリシリコンからなるコントロールゲ
ート５を配設してなる。
【００１７】上記フローティングゲート２は、図２（イ
）に示すように、Ａ−Ａ’断面においては、ソースオフ
セット９を保ってゲート領域のゲート酸化膜１、１上に
位置する一対の書き込み部位（狭幅部分）を有する。こ
こでソース−ドレイン幅は１．６〜２．０μｍ、ソース
オフセットは０．８〜１．０μｍとするのが適している
。かかる書き込み部位上のコントロールゲート５は、各
々のソースオフセット上で選択ゲートとしても機能する
。
）に示すように、Ａ−Ａ’断面においては、ソースオフ
セット９を保ってゲート領域のゲート酸化膜１、１上に
位置する一対の書き込み部位（狭幅部分）を有する。こ
こでソース−ドレイン幅は１．６〜２．０μｍ、ソース
オフセットは０．８〜１．０μｍとするのが適している
。かかる書き込み部位上のコントロールゲート５は、各
々のソースオフセット上で選択ゲートとしても機能する
。
【００１８】一方、図２（ロ）に示すように、Ｂ−Ｂ’
断面においては、ソースライン３の両側に配置されたト
ンネル酸化膜６上を被覆する消去部位（広幅部分）を有
してなる。なお、図中、７は、ロコス酸化膜からなる素
子分離領域である。
断面においては、ソースライン３の両側に配置されたト
ンネル酸化膜６上を被覆する消去部位（広幅部分）を有
してなる。なお、図中、７は、ロコス酸化膜からなる素
子分離領域である。
【００１９】かかる構造のＥＥＰＲＯＭにおいては、上
記一対の書き込み部位において、各々ドレイン側からフ
ローティングゲートへのホットエレクトロンの注入によ
る書き込みが行なわれる。そして、消去部位においては
、ソース側から両フローティングゲート２、２へ一括し
てＦ−Ｎトンネリングによる消去が行なわれることとな
る。そして、上記ホットエレクトロンの注入及びＦ−Ｎ
トンネリングがコントロールゲートを選択ゲートとして
制御されることとなる。
記一対の書き込み部位において、各々ドレイン側からフ
ローティングゲートへのホットエレクトロンの注入によ
る書き込みが行なわれる。そして、消去部位においては
、ソース側から両フローティングゲート２、２へ一括し
てＦ−Ｎトンネリングによる消去が行なわれることとな
る。そして、上記ホットエレクトロンの注入及びＦ−Ｎ
トンネリングがコントロールゲートを選択ゲートとして
制御されることとなる。
【００２０】かかる図１のＥＥＰＲＯＭは、例えば以下
のようにして作製することができる。まず、図３に示す
ように、シリコン基板の所定の領域にロコス酸化法によ
り、素子分離領域７を形成した後、メモリーセルのソー
ス構成ラインのイオン注入及び砒素のイオン注入を行っ
てＤＤＤ構造のソースラインを形成する。表面を熱酸化
に付して全面に例えば２００〜３００Å程度のゲート酸
化膜１を形成し、フォトリソグラフィのパターニング及
びエッチングを行なうことにより、その一部にトンネル
酸化膜用窓を形成し、フォトレジストの除去後、熱酸化
を行なうことにより、各々、一対のトンネル酸化膜６を
形成する。
のようにして作製することができる。まず、図３に示す
ように、シリコン基板の所定の領域にロコス酸化法によ
り、素子分離領域７を形成した後、メモリーセルのソー
ス構成ラインのイオン注入及び砒素のイオン注入を行っ
てＤＤＤ構造のソースラインを形成する。表面を熱酸化
に付して全面に例えば２００〜３００Å程度のゲート酸
化膜１を形成し、フォトリソグラフィのパターニング及
びエッチングを行なうことにより、その一部にトンネル
酸化膜用窓を形成し、フォトレジストの除去後、熱酸化
を行なうことにより、各々、一対のトンネル酸化膜６を
形成する。
【００２１】次に、ＣＶＤ法により全面にポリシリコン
を堆積し、Ｎ型不純物拡散してフォトエッチングするこ
とにより、図５に示すように、各々狭幅領域と広幅領域
を有する一対のＬ字状フローティングゲート２を形成す
る。
を堆積し、Ｎ型不純物拡散してフォトエッチングするこ
とにより、図５に示すように、各々狭幅領域と広幅領域
を有する一対のＬ字状フローティングゲート２を形成す
る。
【００２２】上記フローティングゲート２の形成後、図
６に示されるようにフォトレジスト８を用いたフォトリ
ソグラフィにより、メモリ−セルのドレイン構成ライン
に砒素をイオン注入してドレインラインを形成する。
６に示されるようにフォトレジスト８を用いたフォトリ
ソグラフィにより、メモリ−セルのドレイン構成ライン
に砒素をイオン注入してドレインラインを形成する。
【００２３】この後、フローティングゲート２の書き込
み部位上に各々ＣＶＤによる層間絶縁膜（ＳｉＯ２）を
被覆形成した後、ポリシリコンの堆積層へのＮ型不純物
拡散並びに堆積層のフォトリソグラフィによるパターニ
ング及びエッチングを行なうことにより、図７に示すご
とく、コントロールゲート５を形成してこの発明のＥＥ
ＰＲＯＭが得られる。
み部位上に各々ＣＶＤによる層間絶縁膜（ＳｉＯ２）を
被覆形成した後、ポリシリコンの堆積層へのＮ型不純物
拡散並びに堆積層のフォトリソグラフィによるパターニ
ング及びエッチングを行なうことにより、図７に示すご
とく、コントロールゲート５を形成してこの発明のＥＥ
ＰＲＯＭが得られる。
【００２４】
【発明の効果】以上の様に、この発明のＥＥＰＲＯＭに
よれば、ソース側のオフセット部を選択ゲートとする場
合においても、ソース側より円滑に消去操作できるので
、独立して消去用ゲートを設ける場合と比べメモリ−セ
ル専有面積が著しく減少され、さらなるＥＥＰＲＯＭの
高集積化を図ることが可能となる。
よれば、ソース側のオフセット部を選択ゲートとする場
合においても、ソース側より円滑に消去操作できるので
、独立して消去用ゲートを設ける場合と比べメモリ−セ
ル専有面積が著しく減少され、さらなるＥＥＰＲＯＭの
高集積化を図ることが可能となる。
【００２５】さらに、ホットエレクトロン発生効率の良
いドレイン接合及び、消去用の高電圧においてもリーク
電流の少ない、ソース接合を別々に最適化できる。従っ
て、ドレイン側よりホットエレクトロンにより書き込み
、ソース側よりＦ−Ｎトンネリングにより消去する電気
的消去可能不揮発性半導体記憶装置の製造の観点からも
、その設計がより容易となり、製造工程も容易となる利
点も得られる。
いドレイン接合及び、消去用の高電圧においてもリーク
電流の少ない、ソース接合を別々に最適化できる。従っ
て、ドレイン側よりホットエレクトロンにより書き込み
、ソース側よりＦ−Ｎトンネリングにより消去する電気
的消去可能不揮発性半導体記憶装置の製造の観点からも
、その設計がより容易となり、製造工程も容易となる利
点も得られる。
【図１】この発明の一実施例のＥＥＰＲＯＭの平面構成
説明図である。
説明図である。
【図２】（イ）は、図１のＡ−Ａ’線断面説明図、（ロ
）は、Ｂ−Ｂ’線断面説明図である。
）は、Ｂ−Ｂ’線断面説明図である。
【図３】図１のＥＥＰＲＯＭの製造工程を示すレイアウ
ト図である。
ト図である。
【図４】図３に続くレイアウト図である。
【図５】図４に続くレイアウト図である。
【図６】図５に続くレイアウト図である。
【図７】図６に続くレイアウト図である。
１ ゲート酸化膜
２ フローティングゲート
３ ソースライン
４ ドレインライン
５ コントロールゲート
６ トンネル酸化膜
７ 素子分離領域
８ フォトレジスト
９ ソースオフセット
Claims (1)
- 【請求項１】ソース領域とその両側に配置される一対の
ドレイン領域及びこれらの間で設定される一対のゲート
領域、このゲート領域上に配置される一対のフローティ
ングゲート及びこのフローティングゲート上に配置され
るコントロールゲートを備え、上記一対の各フローティ
ングゲートが、（ａ）各々ソースオフセットを介して上
記ゲート領域上に位置して一対のドレイン駆動書き込み
部を構成する書き込み部位と、（ｂ）各々ソース両側に
配置されたトンネル酸化膜上に位置して一つのソース駆
動消去部を構成する消去部位、を有してなり、上記コン
トロールゲートが、上記一対のフローティングゲートの
書き込み部位及びソースオフセット上を共通して覆うよ
うに配置されてなる電気的消去可能不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073239A JPH04307974A (ja) | 1991-04-05 | 1991-04-05 | 電気的消去可能不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073239A JPH04307974A (ja) | 1991-04-05 | 1991-04-05 | 電気的消去可能不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307974A true JPH04307974A (ja) | 1992-10-30 |
Family
ID=13512437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073239A Pending JPH04307974A (ja) | 1991-04-05 | 1991-04-05 | 電気的消去可能不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307974A (ja) |
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