JPH01501746A - 厚い酸化膜のないフローティングゲート付不揮発性メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 厚い酸化膜のないフローティングゲート付不揮発性メモリ本発明はメモリに関す るもので、特に、一般にＥＰＲＯＭと呼ばれている電気的にプログラム可能な不 揮発性メモリに関する。また、本発明は、特にフローティングゲート付メモリの 製造方法にも関する。

例えば４メガビツトまで記憶できる大容量のメモリを得るためには、メモリを構 成するメモリセルのサイズをできるだけ小さくする必要がある。

しかし、物理的な要因、特にフォトリソグラフィ一工程で形成することのできる パターンの微細度による制約がある。さらに、製造方法に起因して発生してメモ リの動作を乱す望ましくない電気的パラメータによる制約もある。

工業的スケールではまだ成功していないいくつかの例外を除くと、大容量のメモ リを得るためにこれまでに試みられたあらゆるアプローチは以下の要点を有する 技術に対応している。

−個々のメモリセルが、第ルベルの多結晶シリコンからなるフローティングゲー トと第２レベルの多結晶シリコンからなる制御ゲートとを有するトランジスタに より構成されている。

−トランジスタのソースが低電位ｖｓｓのバスに接続されている。

シリコンで構成されている。

−１個のメモリセルの状態を読み出すためのビット線が、ワード線と交差し、か つ、トランジスタのドレインと所々で接触している金属線（アルミニウム）によ り構成されている。

−メモリセルのサイズを小さくするため、同一の列の２つのトランジスタの隣接 する２つのドレインにはコンタクトを１つのみ設けてこのコンタクトによりビッ ト線との接続を保証する。

同様に、隣接する２つのトランジスタのソースと電位ＶＳＳのバスの間のコンタ クトを１つのみにする。

−　トランジスタ相互間を（トランジスタのゲート酸化膜よりも）厚い酸化シリ コンで分離し、ビット線とワード線をこの厚い酸化シリコン層の上を通過させる 。

−最後に、メモリセルへのデータの書き込みは以下のように行う。すなわち、メ モリ内の全トランジスタのソースを低電位Ｖｓｓ（例えば０ボルト）にする。次 いでプログラムするメモリセルの制御ゲートに接続されたワード線をプログラム 電位Ｖ□（例えば１５ボルト）にする一方、他の全ワード線を低電位ｖ、ｓにす る。さらに、プログラムするメモリセルに対応するビット線を高電位ｖｃｅ（例 えば１０ボルト）にする一方、プログラムしてはならないメモリセルのビット線 は低電位ＶＳＳに維持する。

メモリのアーキテクチャをこのようにし、それに対応したプログラムを実行する 場合には、１つのトランジスタのドレインが、厚い酸化物層により同じワード線 の隣接するトランジスタのドレインと電気的に絶縁されている必要がある。さも ないと、特定の１つのメモリセルをプログラムすると必ず他のメモリセルも同時 にプログラムまたはプログラム解除されてしまう。

しかし、隣接する２つのメモリセルを絶縁する厚い酸化物層は、特に局所的酸化 法を用いる場合に多くのスペースを占めることになる。

メモリセル全体のサイズを小さくするため、局所的に酸化を行う代わりに酸化物 で満たされた溝を用いて絶縁を行うことが°　試みられている。しかし、この方 法は工業的スケールでは完成していない。

メモリセルのサイズを小さくしてメモリの容量を大きくするため、本発明では、 隣接するトランジスタ間を厚い酸化物で絶縁する必要がなく、望むのであれば従 来通りの製造方法を相変わらず変えずに用いることのできるメモリの新しいアー キテクチャを提供する。

さらに、本発明ではこのアーキテクチャに特に適した製造方法を提供する。

本発明によれば、メモリは、セル間を接続して行を構成するワード線と、セル間 を接続して列を構成するビット線とからなるアレイを含み、ワード線は所定のセ ルを有する行を指定するための導体であり、ビット線は該ビット線に接続され化 セルの論理状態に関する情報の伝送を可能にする導体であり、所定の行と所定の 列の交点に位置する各セルは、制御電極が１本のワード線に接続され、２つの主 電極の一方が第１のビット線に接続され、他方がこの第１のビット線に隣接した 別のビット線に接続されたトランジスタを備え、上記別のビット線自体は、該セ ルの一部を構成する°所定の列に隣接する列のトランジスタの１つの主電極に接 続されている。

このメモリセルは原則として単一のフローティングゲート付トランジスタで構成 されている。

本発明の重要な特徴によれば、各トランジスタは、フローティングゲートと、制 御ゲートと、ともに同じ第１の伝導型でそれぞれが該トランジスタの主電極を構 成する２つの領域とを備え、これら２つの領域は伝導型が反対のチャネルにより 分離され、同一の行のトランジスタは制御ゲートが共通のワード線に接続され、 この行の隣接した２つのトランジスタは第１の伝導型の同じ１つの領域を共有し ている。

本発明の別の特徴によれば、上記トランジスタは、ワード線と同じ方向を向いた チャネル領域、すなわちこのチャネル内で電流がワード線全体が向いている方向 に流れる領域を備えている。

本発明のさらに別の特徴によれば、各セルは１個のフローティングゲート付トラ ンジスタで構成されており、隣接した２行２列に属するグループのトランジスタ は、−各トランジスタが、このトランジスタのチャネルを構成する第１の伝導型 の領域の上に位置する長方形の導体を主構成要素とするフローティングゲートを 備え、−同一の列の隣接した２つのトランジスタのチャネルは該チャネルと伝導 型が同じ領域により分離されており、−同一の行の隣接した２つのトランジスタ のチャネルは、両者を分離するとともに、一方のトランジスタのソースとして機 能し、かつ、他方のトランジスタのドレインとして機能する伝導型が反対の同一 の領域に隣接する ように配置されている。

本発明のさらに別の特徴によれば、上記メモリは、各セルに対して −プログラムしてはならないセルからなる行のワード線に対しては低電位Ｖ　ｓ ｓを印加し、 −　プログラムするセルに接続されたワード線に対してはプログラム電位Ｖ□を 印加し、 −プログラムするセルを含む列の一方の側に位置するあらゆるビット線にはドレ イン電位Ｖ　ｅｅを印加し、プログラムするこのセルを含む列の他方の側に位置 するあらゆるビット線にはソース電位を印加する ことのできるように構成されたプログラム手段を備え、上記ソース電位と、上記 ドレイン電位と、上記プログラム電位は、１つの主電極がソース電位であり、他 方の主電極がドレイン電位であり、制御電極がプログラム電位であるトランジス タにプログラムが行われ、２つの主電極が同一の電位であるか、あるいは、制御 電極が上記低電位であるすべてのトランジスタにはプログラムが行われないよう にされている（これは、ホットキャリアを注入した従来のフローティングゲート 付トランジスタの場合である。）。

一実施態様によれば、メモリセルがフローティングゲート付トランジスタであり 、そのフローティングゲートはこのトランジスタの（ソースとドレインの間の） チャネル全体を丁度覆っている。

別の実施態様によれば、メモリセルはフローティングゲート付トランジスタであ るが、そのフローティングゲートはチャネルの一部分しか覆っておらず制御ゲー トがこのチャネルの残りの部分を直接覆っている。

本発明の製造方法は、ＭＯＳ）ランジスタ（この中にはＣＭＯ８も含まれる）を 備える集積回路の従来の製造方法との適合性がある。特に、局所的酸化法により 形成した厚い酸化物領域を有する従来法により作製した周辺回路（特にデコーダ ）を備えるが、いわゆるメモリユニットには厚い酸化層を備えないメモリを製造 することができる。

本発明の極めて重要な特徴によれば、この製造方法を用いると予想外なことに、 ｎ＋型領領域あるビット線の間の領域にｐ＋型の半導体領域をこのｐ３型の半導 体領域の範囲を規定するための特別なマスク段階を経ることなく形成することが できる（基板はｐ−型である）。

このためには、ｎ＋＋不純物が拡散された線の列と、各メモリセルの位置の多結 晶シリコンからなるフローティングゲートと、多結晶シリコンからなるワード線 の行とをまず形成する。

次に、ウェハの集積回路の表面を酸化させて、半導体基板の多結晶シリコンによ り覆われていない位置に、ｎ１型不純物のドープ領域におけるよりも厚く、かつ 、基板の本来のｐ−型不純物のドープ領域におけるよりも薄い酸化層を形成する 。続いて、ｐ型不純物の注入を、この不純物が、この酸化物層よりも薄い酸化物 層の領域は通過するが、多結晶シリコンが存在していて、かつ、より厚い酸化物 層の領域では止められるようなドーズ量と強度で行う。

本発明の他の特徴と利点は添付の図面を参照して行う以下の説明により明らかに なろう。

第４図は、従来のＥＰＲＯＭのアーキテクチャを示す図である。

第２図は、本発明のＥＦＲＯＭのアーキテクチャの概略図である。

第３図は、シリコンウェハ上の隣接する４つのメモリセルに対する不純物注入状 態の平面図である。

第４図は、メモリのワード線に平行な線Ａ−Ａ’　による第３図の断面図である 。

第５図は、メモリのビット線に平行な、すなわちこのメモリの列に平行な線Ｂ− Ｂ’　による第３図の断面図である。

第６図は、本発明の別の実施例の第４図と同様な縦断面による断面図である。

第７図〜第１３図は、本発明の製造方法の様々な段階を示す図である。

従来のアーキテクチャを有するＥＦＲＯＭを示す第１図では、メモリセルアレイ を構成する各フローティングゲート付トランジスタをＴｉｊ　（ただし、ｉは行 番号を、ｊは列番号を表す）で表す。

例えば、トランジスタＴｌｌ〜Ｔ１４は第１行のトランジスタであり、トランジ スタＴ２１〜Ｔ２４は第２行のトランジスタであり、以下同様である。

同様に、トランジスタＴｌｌ〜Ｔ４１は第１列のトランジスタであり、トランジ スタＴ１２〜Ｔ４２は第２列のトランジスタであり、以下同様である。

各トランジスタは、フローティングゲートと、制御ゲートと、第１の伝導型であ り、制御ゲートに覆われていて伝導型がこれとは反対のチャネル領域により分離 された２つの半導体領域（ソースとドレイン）とを備えている。

同じ行のトランジスタの制御ゲートはすべて同じワード線ＬＭＩ〜ＬＭ４　（そ れぞれ行１〜４に対応する）に接続されている。

１〜ＬＢ４　（それぞれ列１〜４に対応する）に接続されている。

ワード線は水平方向（行方向）に延びる（通常は多結晶シリコンからなる）導体 である。ビット線は垂直方向（列方向）に延びる導体である。

全トランジスタのソースは低電位ＶＳＳに接続されている。

この従来のアーキテクチャとは反対に、本発明では第２図に示した異なるアーキ テクチャを提供する。

第２図のアーキテクチャではトランジスタがやはり行と列からなる行列状に配置 されていて、第１行のトランジスタはやはりＴ１１〜Ｔ１４と表され、′８２行 のトランジスタは７２１〜Ｔ２４と表されている。より一般化すると、トランジ スタＴｉｊは行ｉと列ｊの交点のトランジスタである。

行ｉのトランジスタの制御ゲートはやはりすべてワード線ＬＭｉと呼ばれる一般 に水平方向の導体に接続されている。

一般に垂直方向の導体はビット線ＬＢｊを構成する。しかし、第１図の場合とは 異なり、各ビット線は、該ビット線のすぐ右側に位置する列の全トランジスタと 、該ビット線のすぐ左側に位置する全トランジスタ（もちろん、両端部のビット 線ではそれぞれ左側のトランジスタがないか右側のトランジスタがないので除く ）に接続されている。

例えば第２列のトランジスタＴＩ２〜Ｔ４２と第３列のトランジスタＴ１３〜Ｔ ４３を例にとると、第２図から、第２列の全トランジスタはドレインが列方向の 導体ＬＢ２に接続され、第３列の全トランジスタはソースがこの同じ列方向の導 体ＬＢ２に接続されていることがわかる。

このアーキテクチャではソースやドレインの名称はあまり重要でなく、トランジ スタのソース領域またはドレイン領域の一方がビット線に接続されているのであ れば他方の領域（ドレインまたソース）がこの第１のビット線のすぐ隣りのビッ ト線に接続されているということを覚えておくだけで十分である。

実際にこのアーキテクチャを実現する方法を説明する前に、このメモリの読み出 しと書き込みをいかにして行うかを記述しておく。

書き込みモードでは、メモリセルを、そのフローティングゲートにホットキャリ アを注入することにより、すなわちこのトランジスタがソースとドレインの間に 電流を流している間に電荷キャリア（電子）がフローティングゲートに引きつけ られて捕獲されるのに十分な大きさの電位を制御ゲートに印加することにより、 充電する。この注入方法は従来からの方法であるが、この方法を実施する際には 注意が必要である。というのは、トランジスタがビット線と電位Ｖ□であるグラ ウンドとの間に接続されているのではなく２本のビット線の間に接続されている からである。ビット線とは、メモリセルに記憶されるデータを伝送することので きる導体のことである。この意味で、電位Ｖ□のグラウンドに接続されている線 はビット線ではない。

メモリに書き込みを行うためには以下のようにする。

−プログラムするメモリセルが行ｉと列ｊの交点のトランジスタＴｉｊであると 仮定する。

−列ｊのすぐ右側に位置するビット線ＬＢｊとこの列ｊの右側に位置する他のす べてのビット線を高電位ｖｅｃ（実際は５ポルト）にする。この高電位はドレイ ン電位とも呼ばれる。

−列ｊのすぐ左側に位置するビット線ＬＢｊとこの列ｊの左側に位置する他のす べてのビット線を低電位Ｖ　ｓｓにする。この低電位はソース電位とも呼ばれる 。

上記の条件では列ｊのトランジスタのみがソース電位と異なるドレイン電位を有 する。実際、最も右側の列のトランジスタはドレインとソースの電位がｖｃｃで ある。最も左側の列のトランジスタはドレインとソースの電位がＶ□である。列 ｊのトランジスタは左側（ソース側と呼ぶ）が電位Ｖ　ｓｔであり、右側（ドレ イン側と呼ぶ）が電位ｖＣｃである。もちろん、ここで使用する左や右は単なる 便宜上のもので、電位の印加方向を逆にすることができる。

従って、列ｊのトランジスタのみが場合によっては電流を流すことができ、その 結果、ホットキャリアをそのフローティングゲート内に注入することができる。

他のトランジスタはこのようなことができない。

しかし、ゲートが「プログラム電位Ｖ□」と呼ばれる十分に高電位にされたとき にしか注入を行うことができない。

それには２つの場合が可能である。

−トランジスタＴｉｊに書き込むデータを論理値「０」にする。

従ってフローティングゲートには電荷が注入されてはならない。

この場合、全ワード線を十分に低い電位（例えばＶ、、）にして注入がまったく なされないようにする。

−トランジスタＴｉｊに書き込むデータを論理値「１」にする。

従ってフローティングゲートには電荷が蓄積されていなくてはならない。この場 合、（行ｉのトランジスタに接続された）ワードｉｌＬＭｉをプログラム電位Ｖ 、−こする。このプログラム電位は通常は約１５ボルトである。

他のあらゆるワード線は低電位（例えばＶ、、＝Ｏボルト）に維持する。

もちろん論理値「０」と「１」は任意であり、０をフローティングゲートへの電 荷の注入に対応させてもよい。

メモリセルに記憶されたデータの読み出し操作は書き込み操作とまったく同様に 行うことができる。

読み出すメモリセルを含むワード線ＬＭｉに読み出し電位を印加し、他の全メモ リセルには低電位を印加する。ワード線ＬＭｉに印加される読み出し電位は、フ ローティングゲートに電荷が注入されていないトランジスタを導通させるには十 分に高く、フローティングゲートに電荷が注入されたトランジスタを導通させる ことはないような低電位である。他のトランジスタに印加される低電位を用いた のでは、電荷が注入されていようといまいとトランジスタを導通させることがで きない。

低電位は例えばＶ□であり、読み出し電位は例えばｖｃｃ（約５ボルト）である 。

書き込み操作と同様、列ｊの左側に位置する全ビット線には低電位（例えばＶｌ 、）を印加し、この列ｊの右側に位置する全ビット線には高電位（負荷抵抗を介 して原則としてＶｅＣ）を印加する。従って、列ｊのトランジスタのみが（制御 ゲートにより導通状態にされたときに）電流を流しうる。他のトランジスタはド レインとソースの電位が同じであるため、ゲートの電位がトランジスタを導通さ せるのに十分な大きさであっても電流はまったく流れない。

列ｊのトランジスタはソースが電位Ｖ　ａｍであり、ドレインが電位Ｖ　ｅｅで ある。これらトランジスタの中で行ｉに属していないものはゲートが低電位であ るため導通しない。行ｉのトランジスタＴｉｊは、制御ゲートが読み出し電位（ 原則としてｖＣｃ）にされる。フローティングゲートに電荷が蓄積されていない トランジスタは導通し、ドレインとソースの間に効果的に電流を流す。フローテ ィングゲートに電荷が蓄積されているトランジスタは読み出し電位が導通に十分 な大きさにはならないためゲートとドレインの間に電流をまったく流さない。

読み出しは従って、トランジスタからなる選択した列に接続された２本のビット 線の間を流れる電流を検出することにより行う。

書き込みと同様、このメモリの読ろ出しの原理は従って、選択した列に電位■。

を印加し、他のすべての列に電位Ｖ。を印加する代わりに、左側のすべての列に 電位Ｖ　ｓａを印加し、右側のすべての列に電位■。を印加する必要がある点で 従来のメモリの読み出し原理とは異なる。　。

以下にこのメモリの実際の製造方法を説明し、特に、提案されているアーキテク チャを用いることにより、メモリセルアレイ内で隣接する列のトランジスタのド レイン間の厚い酸化物による絶縁部をいかにして設置せずにすませるかを示す。

この絶縁部は第１図の従来のアーキテクチャでは絶対に必要なものであった。

第３図、第４図、第５図は同時に説明する必要がある。これらの図はメモリ内の 隣接した４つのメモリセルの概略図であり、メモリセルは例えば第２図の４つの トランジスタＴｌｌ、Ｔ１２、Ｔ２１、Ｔ２２に対応している。

トランジスタは例えばｐ−型のエピタキシャルシリコン基板内に形成されたｎチ ャネルトランジスタである。

各トランジスタはｎ“型のソース領域と０３型のドレイン領域を備えている。こ れら２つの領域はフローティングゲートに覆われたｐ−型チャネル領域により分 離されている。フローティングゲートは薄い絶縁層（酸化シリコン）によりチャ ネルから絶縁されている。このフローティングゲートはさらに制御ゲートにより 覆われているが、別の薄い絶縁層によりこの制御ゲートから絶縁されている。

フローティングゲートは、「第ルベルの多結晶シリコン」（ポリ１）と呼ばれる 第１の多結晶シリコン層をエツチングすることにより得られる長方形の多結晶シ リコンである。制御ゲートは、「第２レベルの多結晶シリコン」　（ポリ２）と 呼ばれる第２の多結晶シリコン層をエツチングすることにより得られる多結晶シ リコンの狭いストリップである。これらストリップはアレイの水平な行の方向に 延びて、制御ゲートと、これら制御ゲートを接続するワード線とを同時に構成す る。

ビット線はｎ″″型不純物を高濃度ドープされて拡散されたシリコン基板の表面 のトランジスタからなる列の両側のストリップである。不純物が拡散されたこれ ら線は、ビット線と、第２図のアーキテクチャに従ってこれらビット線に接続さ れるべきトランジスタのソース領域とドレイン領域とを同時に構成する。

トランジスタの位置では、このトランジスタの右側のビット特表千１−５０１７ ４６　（５） 線と左側のビット線が絶縁されている。この絶縁は、トランジスタにチャネルが 存在していることの単純な帰結である。しかし、トランジスタの位置以外、すな わちトランジスタからなる行の間には、隣接するビット線（ｎ″″″領域間に特 別な絶縁部分を設ける必要がある。

ここで種実している構成では、トランジスタのチャネル領域よりも不純物を高濃 度にドープされたｐ型領域により絶縁を実現する。このｐ型領域は、隣接した列 の２つのトランジスタのチャネルの間で隣接した２本のビット線の間のスペース に延びている。

第３図の構成を第４図き第５図の説明用断面図ときもに再検討すると、各トラン ジスタはフローティングゲートが上に載っがメモリユニットの（列方向の）全体 にわたって延びるｎ０型のストリップにより範囲が規定されている。これらスト リップは、隣接した２つの列のトランジスタのソースならびにドレインとして、 また、メモリからのデータを伝送するためのビット線として機能する。さらに、 チャネルは上と下が同一の列の隣接する２つのトランジスタを分離するｐ型また はｐ＋型領領域より範囲が規定されている。最後に、実際には、ワード線と制御 ゲートを形成する第２レベルの多結晶シリコンストリップは、トランジスタのチ ャネルとビット線を形成するｎ３領域の両者の上をに水平に延びている。

従来の方法なのでここでは詳述する必要がないが、不純物を拡散させた線にワー ド線とは絶縁された金属導体を重ね、ビット線と所々で接触させることにより線 の導電性を向上させることができる。ワード線に関しては、多結晶シリコンから なるこれらワード線を金属性シリコン化合物で覆うことにより導電性を向上させ ることができる。

第６図に変形例が図示されている。この図は第４図と等価なもので、同一の行の 隣接する２つのトランジスタのチャネルを通過する平面による縦断面図である。

第４図との違いは、フローティングゲートがトランジスタのチャネル、すなわち ｎ４型のビット線の間に拡がっているｐ−型領域に対してずれていることである 。

第６図かられかるように、フローティングゲートはチャネルの一部分の上にしか 延びておらず、他の部分はＭ御ゲートで（制御ゲートとチャネルの間の薄い絶縁 層により）直接覆われている。チャネルの制御ゲートで覆われた部分はソースの 側の部分、すなわちｎチャネルトランジスタの電位Ｖ　ｓｓにされた部分である 。

この構成にすると、トランジスタのフローティングゲート２ドレイン間の容量性 カップリングによってメモリの書き込み時に動作が乱れることがないようにでき る。

実際、第４図の場合には以下の現象が発生する。書き込み中は１つの列のトラン ジスタのドレインがすべて電位Ｖ　ｃｃにされる。ドレインとフローティングゲ ートの間の容量性カップリングによりフローティングゲートの電位が大きくなり 、小さいとはいえトランジスタのチャネルをわずかに導通させるのには十分な値 に達する。この現象はこの列の全導体に対して同時に起こるため、全電流は無視 できず並列な全トランジスタを流れる電流によりこれらトランジスタのドレイン の電位が低下する。

特に、プログラムするトランジスタのドレインの電位は電位Ｖ　ｅｅよりもはる かに小さくなる。この結果、プログラムの品買が悪くなる。

第６図の解決法では、ソースとドレインの間の容量性カップリングを小さくする のではなく　（逆に大きくなっている）、トランジスタのチャネルを２つの部分 に分割して一部分が７０−ティングゲートにより覆われ一部分が制御ゲートのみ により覆われているようにすることによりこの欠点を解決している。このように すると、ドレインと７０−ティングゲートの間の容量性カップリングによりフロ ーティングゲートの電位が大きくなっても、この電位の増加によってチャネルの フローティングゲートで覆われていない部分を導通状態にすることは決してでき ない。ところで、この列のトランジスタの全体は、１つを除いて、制御ゲートが 、チャネルの７０−ティングゲートで覆われていない部分がまったく導通しなく なる電位Ｖ。にされている。

第４図の構成の欠点は従って解消する。

本発明の特に興味ある実施方法を以下に説明する。この方法を用いる止、フ□ロ ーティングゲート付トランジスタが厚い酸化物領域により分離されているのでは ないメモリユニットと、トランジスタが厚い酸化物により従来のように分離され ている周辺回路とを同時に容易に実現することができる。以下に記載する方法は 、ＣＭＯ３技術による周辺回路の作′製の実施例である。

ｐ−型のエピタキシャルシリコン基板から出発し、その表面に薄い酸化シリコン 膜を形成する。この層をフォトレジストのフィルムで覆ってエツチングを行いｎ −型のウェルを形成する。

このウェル内には周辺回路のｐチャネルトランジスタを形成する。基板のレジス トにより覆われていない位置にｎ型不純物を注入した後、このレジストを除去す る。第７図はレジストを除去する前の構成を示す図である。

次にアニールを行って不純物を約３〜４ミクロンの深さまで拡散させ、ｎ型のウ ェルを形成する。

基板表面に存在している酸化物を除去し、薄い酸化シリコン層を約１００〜２０ ０オングストロームの厚さに再び成長させる。次に、窒化シリコン層を堆積させ る。この窒化シリコン層が周辺回路の厚い酸化物領域を規定することになる。

上記の窒化物を所望の厚い酸化物領域のパターンに従ってフォトエツチングし、 基板のこの窒化物により覆われていない部分に厚い酸化物を成長させる（約０． ５〜０．６　ミクロン）。

窒化物とこの窒化物の下の薄い酸化物を除去し、新たに薄い酸化シリコン層を均 一に再び成長させる。第８図は、製造のこの段階の構造を表す図である。

ここで均一な多結晶シリコン層を堆積させる（第ルベル：ポリ１）。この多結晶 シリコン層は厚さが約２０００オングストロームで、ｎ型にドープされている。

第ルベルの多結晶シリコンをメモリユニット内の垂直なストリップのパターンに 従ってエツチングする。これら垂直ストリップはビット線間を分離するスペース を規定している。

′ｉ４９図は、製造のこの段階の構造を表す図である。

ここで、この段階ではｎ型不純物を注入してはならない周辺領域をレジストで保 護する。シリコン基板のレジストと第ルベルの多結晶シリコンのいずれにも覆わ れていない部分にヒ素を注入する。この注入によりｎ９型のビット線ＬＢＯ，Ｌ ＢＩなどの範囲が規定される。

第１０図は、製造のこの段階の構造を表す図である。

レジストを除去する。

第ルベルの多結晶シリコンを堆積させてエツチングした後にヒ素を注入すると第 ４図の変形例ができるが、第６図の変形例にはならないことに注意する必要があ る。第６図の変形例をターンとはセルファラインしていないパターンに従って多 結晶シリコンを堆積させてエツチングする。

ここで、基板と第ルベルの多結晶シリコンの上に同時に薄い酸化シリコンを成長 させる。メモリユニットをレジストで覆い、このメモリユニットを除いて薄い酸 化物を除去し、レジストを除去し、ゲートを周辺のトランジスタと絶縁する機能 する薄い酸化シリコン層を新たに成長させる。この層は厚さが約３００オングス トロームである。

ここで、第２の多結晶シリコン層（第２レベルの多結晶シリコン：ポリ２）を堆 積させ、必要に応じてこの段階でこの層の上に金属系シリサイド化合物を形成し てこの層の導電性を向上させる。

第１１図はこの段階の構造を表す図である。

レジストマスクを堆積させ、光照射を行い、現像することにより、多結晶シリコ ンを残したい領域の多結晶シリコンを保護し、保護されていない多結晶シリコン を除去する。残ったパターンは、メモリユニットのワード線と、トランジスタの ゲートと、メモリユニット外の必要な他の配線に対応する。

第ルベルの多結晶シリコンからなる垂直線と第２レベルの多結晶シリコンからな る水平線とを備える構造がこの段階で得られている。従って、第ルベルを新たに エツチングしてメモリユニットのトランジスタのフローティングゲートを規定す るルのス）　ＩＪツブの下にのみ第ルベルの多結晶シリコンが残るようにする必 要がある。

このためには、これらストリップを規定するレジストを（多結晶シリコンのエツ チングの後に一般に行う除去操作の代わりに）所定の位置に残し、紫外線照射に よってこのレジストを硬化させる。このようにして、レジストパターンを消すこ となく新しいレジスト層を堆積させて拡げ、次にこのレジストを全周辺領域を保 護するパターンに従って光照射を行ってから現像し、メモリユニットを露出させ る。

すると、メモリユニットのワード線が第１のレジスト層により保護された構造が 得られる。周辺回路全体は第２のレジスト層により保護されている。

ここで、レジスト層のいずれにも保護されていない多結晶シリコンのエツチング を続ける。その結果、第２レベルの水平なストリップ間の第ルベルの多結晶シリ コンが消える。

２つのレジスト層を除去する。

第１２図と第１３図は、製造のこの段階の構造を表す図である。

第１２図は第４図と同様の水平方向の断面図に対応し、第１３図は第５図と同様 の垂直方向の断面図に対応する。

この段階で、隣接する行のトランジスタの間の不純物が拡散・　されたビット線 の間のスペースにのみｐ型の不純物を注入する必要がある。注入領域の範囲を規 定するには特定のレジストマスクを用いることができるが、以下の方法を利用す るほうが好せる。

酸化物は、基板のｐ−型領域よりもｎ“型領域ではるかに速く成長する。酸化は 、ｎ＋型領領域酸化物が約２０００オングストロームになり、ｐ−型領域の酸化 物はほんの５００〜６００オングストロームにしかならない状態になるまで行う 。ところで、ｐ型不純物の注入を行う必要があるのはワード線により覆われたｐ −型領域に対してのみであり、ビット線であるｎ３型領域にはこの不純物注入を 行ってはならない。

従って、ｐ型不純物の注入用マスクとして厚さが変化した酸化物を用いる。しか し、保護用レジストを堆積させる。このレジストに対しては周辺領域にのみこの レジストが残るようにエツチングを行い、この領域に注入が行われないようにす る。

ｐ−型領域を覆う酸化物内を通過させるには十分だがｎ“型領域を覆う酸化物内 と多結晶シリコンが存在している位置における多結晶シリコンとを通過させるに は不十分なエネルギで例えばホウ素を注入する。

このようにして第４図と第５図（または第６図と第５図）の構成に達する。

上記の方法のその後の操作は、周辺領域にＣＭＯＳトランジスタを形成する通常 の方法に対応している。すなわち、レジストマスクでメモリユニットとｎチャネ ルトランジスタを保護する。次に、ｐチャネルトランジスタのソース領域とドレ イン領域に不純物の注入を行い、別のレジストマスクを用いてメモリユニットと ｐチャネルトランジスタを保護し、ｎチャネルトランジスタのソース領域とドレ イン領域に不純物の注入を行う。

さらに、低温（９００〜９５０℃）で溶融するガラス、例えばホウ素４％とリン ５％を含むガラスを堆積させ、ガラスの溶融によって基板の０４型領域が横方向 にあまり速く拡散しないようにする。

単結晶または多結晶シリコンの所定の領域を相互接続用メタライズ層と接続する 目的で、このガラスにコンタクトホールをエツチングにより設ける。メタライズ （アルミニウム）層を堆積させ、この層をエツチングする。

特に、ビット線の上に金属の線を（ガラスにより絶縁された状態で）重ねること ができる。金属の線は、ｎ＋型のビット線と所々で接触する。例えば、トランジ スタの８行または１６行ごとに１箇所コンタクトを設けることができる。コンタ クトの数は多すぎてはならない。というのは、コンタクトの数を多くするには連 続した２本のワード線の間のスペースを広くする必要があるからである。

ここで行った詳細な説明はフローティングゲート付メモリについてであるが、こ こで提案されている新しいアーキテクチャは他のタイプのメモリにも応用するこ とができ、その中にはＲ閑ａ謹審斡牛

Claims (8)

【特許請求の範囲】
1. １．セル間を接続して行を構成するワード線（ＬＭ１、ＬＭ２、・・・）と、セ ル間を接続して列を構成するビット線（ＬＢ１、ＬＢ２、・・・）とからなるア レイを含み、ワード線は所定のセルを有する行を指定するための導体であり、ビ ット線は該ビット線に接続されたセルの論理状態に関する情報の伝送を可能にす る導体であるメモリであって、所定の行と所定の列の交点に位置する各セルは、 制御電極が１本のワード線に接続され、２つの主電極の一方が第１のビット線に 接続され、他方がこの第１のビット線に隣接した別のビット線に接続されたトラ ンジスタ（Ｔ１１、Ｔ１２、・・・）を備え、上記別のビット線自体は、該セル の一部を構成する所定の列に隣接する列のトランジスタの１つの主電極に接続さ れていることを特徴とするメモリ。
2. ２．上記メモリが電気的にプログラム可能であり、上記セルがフローティングゲ ート付トランジスタであることを特徴とする請求項１に記載のメモリ。
3. ３．各トランジスタが、フローティングゲートと、制御ゲートと、ともに同じ第 １の伝導型でそれぞれが該トランジスタの主電極を構成する２つの領域とを備え 、これら２つの領域は伝導型が反対のチャネルにより分離され、同一の行のトラ ンジスタの制御ゲートは共通のワード線に接続され、この行の隣接した２つのト ランジスタは第１の伝導型の同じ１つの領域を共有していることを特徴とする請 求項２に記載のメモリ。
4. ４．上記トランジスタがワード線と同じ方向を向いたチャネル領域を備え、すな わちこのチャネル内の電流がワード線全体が向いている方向に流れることを特徴 とする請求項２または３に記載のメモリ。
5. ５．各セルが１個のフローティングゲート付トランジスタで構成されており、隣 接した２行２列に属するグループのトランジスタが、 −各トランジスタが、このトランジスタのチャネルを構成する第１の伝導型の領 域の上に位置する長方形の導体を主構成要素とするフローティングゲートを備え 、−同一の列の隣接した２つのトランジスタのチャネルは該チャネルと伝導型が 同じ領域により分離されており、−同一の行の隣接した２つのトランジスタのチ ャネルは、両者を分離するとともに、一方のトランジスタのソースとして機能し 、かつ、他方のトランジスタのドレインとして機能する伝導型が反対の同一の領 域に隣接する ように配置されていることを特徴とする請求項１に記載のメモリ。
6. ６．上記メモリが、各セルに対して −プログラムしてはならないセルからなる行のワード線に対しては低電位Ｖｓｓ を印加し、 −プログラムするセルに接続されたワード線に対してはプログラム電位Ｖｐｐを 印加し、 −プログラムするセルを含む列の一方の側に位置するあらゆるビット線にはドレ イン電位Ｖｃｃを印加し、プログラムするこのセルを含む列の他方の側に位置す るあらゆるビット線にはソ−ス電位を印加する ことのできるように配置されたプログラム手段を備え、上記ソース電位と、上記 ドレイン電位と、上記プログラム電位は、１つの主電極がソース電位であり、他 方の主電極がドレイン電位であり、制御電極がプログラム電位であるトランジス タにプログラムが行われ、２つの主電極が同一の電位であるか、あるいは、制御 電極が上記低電位であるあらゆるトランジスタにはプログラムが行われないよう にされていることを特徴とする請求項１〜５のいずれか１項に記載のメモリ。
7. ７．上記トランジスタが、フローティングゲートと、制御ゲートと、ソース領域 およびドレイン領域と、ソース領域とドレイン領域の間のチャネル領域とを備え るフローティングゲート付トランジスタであり、上記フローティングゲートが上 記チャネル領域の一部分のみに拡がり、上記制御ゲートが、このチャネル領域の 残りの部分に拡がっていることを特徴とする請求項１〜６のいずれか１項に記載 のメモリ。
8. ８．ｐ−型基板をもとにしてフローティングゲート付メモリを製造する方法であ って、トランジスタからなる列の間のｎ＋型不純物を拡散させたビット線と、各 トランジスタの位置のフローティングゲートと、上記トランジスタの制御ゲート を同時に構成するワード線とを形成し、この方法はさらに、形成される酸化物が 、該酸化物がｎ＋型不純物をドープした領域を覆う位置において該酸化物がｐ− 型基板を覆う位置におけるよりもはるかに厚くなるように実施する酸化段階と、 この酸化物よりも薄い酸化物ではなくより厚い酸化物でマスクして行うｐ型不純 物の注入段階とを含むことを特徴とする方法。