JPH0430830Y2 - - Google Patents
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- Publication number
- JPH0430830Y2 JPH0430830Y2 JP11085586U JP11085586U JPH0430830Y2 JP H0430830 Y2 JPH0430830 Y2 JP H0430830Y2 JP 11085586 U JP11085586 U JP 11085586U JP 11085586 U JP11085586 U JP 11085586U JP H0430830 Y2 JPH0430830 Y2 JP H0430830Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- discrimination
- frequency
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000001514 detection method Methods 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 description 7
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、トランシーバ等の無線機器におい
て、局部発振周波数信号、あるいは、搬送波信号
を得るために使用されるPLL回路のアンロツク
検出回路に関する。
て、局部発振周波数信号、あるいは、搬送波信号
を得るために使用されるPLL回路のアンロツク
検出回路に関する。
(ロ) 従来の技術
送信機器等において送信用キヤリアをPLL回
路で作成するものでは、PLLがアンロツク状態
で電波を送ると規定外の周波数を送出してしまう
ことになり問題となる。また、電子同調ラジオ等
の受信器においても、チヤンネルを切換えたとき
PLLがアンロツク状態にあると放送局が在るに
も拘わらず局検出信号が出ず、特にオートサーチ
等で局を見のがす危惧がある。そこで、PLLが
アンロツク状態にあるか否かを検出する回路が必
要であり、従来は、基準分周回路の任意の出力段
から分周出力を取り出し、その出力パルスの幅を
基準として、位相比較回路からの位相差信号を弁
別するアンロツク検出回路が使用されている。
路で作成するものでは、PLLがアンロツク状態
で電波を送ると規定外の周波数を送出してしまう
ことになり問題となる。また、電子同調ラジオ等
の受信器においても、チヤンネルを切換えたとき
PLLがアンロツク状態にあると放送局が在るに
も拘わらず局検出信号が出ず、特にオートサーチ
等で局を見のがす危惧がある。そこで、PLLが
アンロツク状態にあるか否かを検出する回路が必
要であり、従来は、基準分周回路の任意の出力段
から分周出力を取り出し、その出力パルスの幅を
基準として、位相比較回路からの位相差信号を弁
別するアンロツク検出回路が使用されている。
上述のアンロツク検出回路は特公昭58−11138
号公報に詳しく記載されている。
号公報に詳しく記載されている。
(ハ) 考案が解決しようとする問題点
しかしながら、従来のアンロツク検出回路は、
CBトランシーバのように使用周波数帯域幅が狭
まく、PLLのループゲインがほぼ一定であり、
機械的振動によるVCO周波数の微動やチヤージ
ポンプ及びローパスフイルタのリーク等によつて
ロツク状態に於ても発生する位相差とチヤンネル
切換えあるいは許容以上の周波数変動による位相
差との区別がつけやすい場合には有効であるが、
多バンドラジオの如くバンド毎にPLLのループ
ゲインが大きく変化する場合には、各バンドに於
いてロツク状態の許容範囲が異なるため、従来の
弁別幅が一定であるアンロツク検出回路では使い
難い欠点があつた。
CBトランシーバのように使用周波数帯域幅が狭
まく、PLLのループゲインがほぼ一定であり、
機械的振動によるVCO周波数の微動やチヤージ
ポンプ及びローパスフイルタのリーク等によつて
ロツク状態に於ても発生する位相差とチヤンネル
切換えあるいは許容以上の周波数変動による位相
差との区別がつけやすい場合には有効であるが、
多バンドラジオの如くバンド毎にPLLのループ
ゲインが大きく変化する場合には、各バンドに於
いてロツク状態の許容範囲が異なるため、従来の
弁別幅が一定であるアンロツク検出回路では使い
難い欠点があつた。
(ニ) 問題点を解決するための手段
本考案は上述した点に鑑みて為されたものであ
り、基準分周回路から取り出された周期の異なる
複数の分周出力が印加された切換ゲート手段と、
該切換ゲート手段から出力された分周出力を弁別
パルスとし位相比較回路からの位相差信号をパル
ス幅弁別する弁別回路と、外部から印加されるデ
ータを入力保持し切換ゲート回路を制御するデー
タ入力手段とを備えたものであり、外部からデー
タを入力することにより、PLLの状態に応じて
ロツク状態の許容範囲を設定できるようにしたも
のである。
り、基準分周回路から取り出された周期の異なる
複数の分周出力が印加された切換ゲート手段と、
該切換ゲート手段から出力された分周出力を弁別
パルスとし位相比較回路からの位相差信号をパル
ス幅弁別する弁別回路と、外部から印加されるデ
ータを入力保持し切換ゲート回路を制御するデー
タ入力手段とを備えたものであり、外部からデー
タを入力することにより、PLLの状態に応じて
ロツク状態の許容範囲を設定できるようにしたも
のである。
(ホ) 作用
上述の手段によれば、PLLのループゲイン等
の状態に基いて予め定められたデータが入力手段
に印加され保持されると、切換ゲート手段は、そ
のデータに応じて、基準分周回路から印加された
周期の異なる複数の分周出力の一つを弁別回路に
選択的に印加する。これにより、弁別回路は、印
加された分周出力のパルス周期を基準として位相
差信号をパルス幅弁別する。よつて、印加するデ
ータで弁別幅を任意に選択することが可能とな
る。
の状態に基いて予め定められたデータが入力手段
に印加され保持されると、切換ゲート手段は、そ
のデータに応じて、基準分周回路から印加された
周期の異なる複数の分周出力の一つを弁別回路に
選択的に印加する。これにより、弁別回路は、印
加された分周出力のパルス周期を基準として位相
差信号をパルス幅弁別する。よつて、印加するデ
ータで弁別幅を任意に選択することが可能とな
る。
(ヘ) 実施例
第１図は本考案の実施例を示すブロツク図であ
る。可変分周回路１は、プリセツトされるデータ
に従つて分周比が定まり、電圧制御発振回路
（VCO）２の発振周波数を分周する分周回路であ
り、プリセツトされるデータによつてVCO２の
発振周波数が決定される。基準分周回路３は水晶
発振回路４の基準周波数refを分周する分周回路
であり、例えばバイナリー分周回路である。可変
分周回路１の分周出力P0と基準分周回路３の分
周出力、即ち、基準比較パルスR0は、位相比較
回路５に印加され、分周出力P0と基準比較パル
スR0の位相差に応じた位相比較回路５からの信
号PDは、ローパスフイルタ（LPF）６を介して
VCO２の発振周波数を制御し、位相差を示す位
相差信号PEは、弁別回路７に印加される。弁別
回路７は、Ｄ−FF８とＲ−SFF９、カウンタ１
０、ORゲート１１及びインバータ１２から成
り、Ｄ−FF８の入力Ｄに位相比較回路５から出
力される位相差信号PEが印加され、クロツク入
力CLには切換ゲート回路１３の出力が印加され
る。Ｄ−FF８の出力ＱはＲ−SFF９のセツト入
力Ｓに接続され、Ｒ−SFF９の出力Ｑがアンロツ
ク検出信号UNLOCKとして出力される。また、
カウンタ１０は最後のアンロツクが検出されてか
ら所定数基準分周回路３からの分周出力R0を計
数したときＲ−SFF９をリセツトするものであ
る。
る。可変分周回路１は、プリセツトされるデータ
に従つて分周比が定まり、電圧制御発振回路
（VCO）２の発振周波数を分周する分周回路であ
り、プリセツトされるデータによつてVCO２の
発振周波数が決定される。基準分周回路３は水晶
発振回路４の基準周波数refを分周する分周回路
であり、例えばバイナリー分周回路である。可変
分周回路１の分周出力P0と基準分周回路３の分
周出力、即ち、基準比較パルスR0は、位相比較
回路５に印加され、分周出力P0と基準比較パル
スR0の位相差に応じた位相比較回路５からの信
号PDは、ローパスフイルタ（LPF）６を介して
VCO２の発振周波数を制御し、位相差を示す位
相差信号PEは、弁別回路７に印加される。弁別
回路７は、Ｄ−FF８とＲ−SFF９、カウンタ１
０、ORゲート１１及びインバータ１２から成
り、Ｄ−FF８の入力Ｄに位相比較回路５から出
力される位相差信号PEが印加され、クロツク入
力CLには切換ゲート回路１３の出力が印加され
る。Ｄ−FF８の出力ＱはＲ−SFF９のセツト入
力Ｓに接続され、Ｒ−SFF９の出力Ｑがアンロツ
ク検出信号UNLOCKとして出力される。また、
カウンタ１０は最後のアンロツクが検出されてか
ら所定数基準分周回路３からの分周出力R0を計
数したときＲ−SFF９をリセツトするものであ
る。
データ入力手段１４は４ビツトのシフトレジス
タ１５とシフトレジスタ１５に取り込まれたデー
タをラツチする４ビツトのラツチ回路１６とから
成り、これらは前述のPLL回路と共ににワンチ
ツプ半導体基板上に集積される。シフトレジスタ
１５のデータ入力Ｄは外部端子１７に接続され、
クロツク入力CLは外部端子１８に接続され、ま
た、ラツチ回路１６のラツチクロツク入力φは外
部端子１９に接続される。即ち、外部端子１７，
１８，１９は、例えばマイクロコンピユータ等の
制御装置に接続され、外部端子１７及び１８に４
ビツトのシリアルデータとそれと同期する同期パ
ルスが印加され、シリアルデータの転送終了後、
外部端子１９にラツチクロツクが印加される。
タ１５とシフトレジスタ１５に取り込まれたデー
タをラツチする４ビツトのラツチ回路１６とから
成り、これらは前述のPLL回路と共ににワンチ
ツプ半導体基板上に集積される。シフトレジスタ
１５のデータ入力Ｄは外部端子１７に接続され、
クロツク入力CLは外部端子１８に接続され、ま
た、ラツチ回路１６のラツチクロツク入力φは外
部端子１９に接続される。即ち、外部端子１７，
１８，１９は、例えばマイクロコンピユータ等の
制御装置に接続され、外部端子１７及び１８に４
ビツトのシリアルデータとそれと同期する同期パ
ルスが印加され、シリアルデータの転送終了後、
外部端子１９にラツチクロツクが印加される。
切換ゲート回路１３には、ラツチ回路１４から
の４ビツト出力D1，D2，D3及びD4が印加される
と共に基準分周回路３から各々周期の異なる分周
出力φ1，φ2，φ3及びφ4が印加される。即ち、切
換ゲート回路１３は、ラツチ回路１６から印加さ
れるデータにより、分周出力φ1，φ2，φ3及びφ4
の中から１個の分周出力を弁別回路７に送出す
る。従つて、弁別回路７の弁別幅が任意に選択可
能となる。
の４ビツト出力D1，D2，D3及びD4が印加される
と共に基準分周回路３から各々周期の異なる分周
出力φ1，φ2，φ3及びφ4が印加される。即ち、切
換ゲート回路１３は、ラツチ回路１６から印加さ
れるデータにより、分周出力φ1，φ2，φ3及びφ4
の中から１個の分周出力を弁別回路７に送出す
る。従つて、弁別回路７の弁別幅が任意に選択可
能となる。
次に、第１図の実施例の動作を第２図を参照し
て説明する。基準分周回路３から切換ゲート回路
１３に印加される分周出力φ1，φ2，φ3、及びφ4
は、第２図に示される如く順次バイナリー分周さ
れたパルスとすると、基準分周回路３から出力さ
れる基準比較パルスR0の立ち上がりは、分周出
力φ1，φ2，φ3及びφ4のすべての立ち下がりと同
期している。位相比較回路５は、基準比較パルス
R0の立ち上がりと可変分周回路１の分周出力P0
の立ち上がりとの差に等しいパルスを位相差装置
PEとして出力する。従つて、弁別回路７は、基
準比較パルスR0の立ち上がりの前後にＤ−FF８
のクロツク入力CLに印加されるパルスの立ち上
がりに於いて、位相差信号PEの取り込みを行う
のであり、その期間が弁別幅となる。従つて、選
択ゲート回路１３で選択される分周出力φ1，φ2，
φ3及びφ4の各々における弁別幅は、t1，t2，t3、
及びt4で示される期間となる。
て説明する。基準分周回路３から切換ゲート回路
１３に印加される分周出力φ1，φ2，φ3、及びφ4
は、第２図に示される如く順次バイナリー分周さ
れたパルスとすると、基準分周回路３から出力さ
れる基準比較パルスR0の立ち上がりは、分周出
力φ1，φ2，φ3及びφ4のすべての立ち下がりと同
期している。位相比較回路５は、基準比較パルス
R0の立ち上がりと可変分周回路１の分周出力P0
の立ち上がりとの差に等しいパルスを位相差装置
PEとして出力する。従つて、弁別回路７は、基
準比較パルスR0の立ち上がりの前後にＤ−FF８
のクロツク入力CLに印加されるパルスの立ち上
がりに於いて、位相差信号PEの取り込みを行う
のであり、その期間が弁別幅となる。従つて、選
択ゲート回路１３で選択される分周出力φ1，φ2，
φ3及びφ4の各々における弁別幅は、t1，t2，t3、
及びt4で示される期間となる。
一方、４個の同期パルスと４ビツトのシリアル
データをシフトレジスタ１５に印加した後、ラツ
チクロツクを印加することによつて、シフトレジ
スタ１５にデータを取り込ませるが、そのデータ
は、可変分周回路１に設定された分周比に於ける
ループゲイン等の条件に従つて、４ビツトのうち
いずれか１ビツトだけが“１”となるものであ
る。例えば、ラツチ回路１６に保持されたデータ
のD2が“１”である場合には、選択ゲート回路
１３は分周出力φ2を弁別回路７に出力する。こ
の場合の弁別幅はt2の期間となり、例えば位相差
信号PEが第２図のパルスである場合にはアンロ
ツク状態であると検出される。一方、同じ位相差
信号PEのパルス幅でも、データのD3が“１”の
とき選択される分周出力φ3が弁別回路７に印加
された場合には、ロツク状態であると判別され、
アンロツク検出信号UNLOCKは出力されない。
データをシフトレジスタ１５に印加した後、ラツ
チクロツクを印加することによつて、シフトレジ
スタ１５にデータを取り込ませるが、そのデータ
は、可変分周回路１に設定された分周比に於ける
ループゲイン等の条件に従つて、４ビツトのうち
いずれか１ビツトだけが“１”となるものであ
る。例えば、ラツチ回路１６に保持されたデータ
のD2が“１”である場合には、選択ゲート回路
１３は分周出力φ2を弁別回路７に出力する。こ
の場合の弁別幅はt2の期間となり、例えば位相差
信号PEが第２図のパルスである場合にはアンロ
ツク状態であると検出される。一方、同じ位相差
信号PEのパルス幅でも、データのD3が“１”の
とき選択される分周出力φ3が弁別回路７に印加
された場合には、ロツク状態であると判別され、
アンロツク検出信号UNLOCKは出力されない。
このように、データをループゲイン等の条件に
従つて選択し、シリアルに転送することにより、
条件に一致した弁別幅を選択できるのである。
従つて選択し、シリアルに転送することにより、
条件に一致した弁別幅を選択できるのである。
(ト) 考案の効果
上述の如く本考案によれば、PLLの状態に対
応して最適なアンロツク検出が為され、多バンド
ラジオ等に使用しやすいアンロツク検出回路が得
られ、PLL回路の汎用性が向上する利点を有し
ている。また、マイクロコンピユータ等の制御装
置との接続も簡単となる利点を有している。
応して最適なアンロツク検出が為され、多バンド
ラジオ等に使用しやすいアンロツク検出回路が得
られ、PLL回路の汎用性が向上する利点を有し
ている。また、マイクロコンピユータ等の制御装
置との接続も簡単となる利点を有している。
第１図は本考案の実施例を示すブロツク図、第
２図は第１図に示された実施例の動作を示すタイ
ミング図である。 １……可変分周回路、２……電圧制御発振回
路、３……基準分周回路、４……水晶発振回路、
５……位相比較回路、６……ローパスフイルタ、
７……弁別回路、１３……切換ゲート回路、１４
……データ入力手段。
２図は第１図に示された実施例の動作を示すタイ
ミング図である。 １……可変分周回路、２……電圧制御発振回
路、３……基準分周回路、４……水晶発振回路、
５……位相比較回路、６……ローパスフイルタ、
７……弁別回路、１３……切換ゲート回路、１４
……データ入力手段。
Claims (1)
- 電圧制御発振回路から出力される周波数を分周
する可変分周回路と、基準周波数を分周する基準
分周回路と、前記可変分周回路からの分周出力と
基準分周回路からの分周出力の位相差を検出する
位相比較回路とを備えたPLLのアンロツク検出
回路に於いて、前記基準分周回路から取り出され
た周期の異なる複数の分周出力が印加された切換
ゲート回路と、該切換ゲート回路から出力された
分周出力を弁別パルスとし前記位相比較回路から
の位相差信号をパルス幅弁別する弁別回路と、外
部から印加される前記PLLの出力周波数に関連
するデータを入力保持し前記切換ゲート回路を制
御するデータ入力手段とを備え、前記PLLの周
波数に応じて前記弁別回路の弁別幅を可変するこ
とを特徴とするPLLのアンロツク検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11085586U JPH0430830Y2 (ja) | 1986-07-18 | 1986-07-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11085586U JPH0430830Y2 (ja) | 1986-07-18 | 1986-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316726U JPS6316726U (ja) | 1988-02-03 |
| JPH0430830Y2 true JPH0430830Y2 (ja) | 1992-07-24 |
Family
ID=30990243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11085586U Expired JPH0430830Y2 (ja) | 1986-07-18 | 1986-07-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430830Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2582774B2 (ja) * | 1987-04-22 | 1997-02-19 | 株式会社日立製作所 | 半導体集積回路装置及びｐｌｌ回路 |
-
1986
- 1986-07-18 JP JP11085586U patent/JPH0430830Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6316726U (ja) | 1988-02-03 |
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