JPH0430831Y2 - - Google Patents
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- JPH0430831Y2 JPH0430831Y2 JP1986149367U JP14936786U JPH0430831Y2 JP H0430831 Y2 JPH0430831 Y2 JP H0430831Y2 JP 1986149367 U JP1986149367 U JP 1986149367U JP 14936786 U JP14936786 U JP 14936786U JP H0430831 Y2 JPH0430831 Y2 JP H0430831Y2
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- Japan
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- circuit
- output
- pull
- signal
- voltage
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Description
【考案の詳細な説明】
〈技術分野〉
本考案は、外部機器との接続／非接続を検出で
きる逐次比較型Ａ／Ｄ変換回路に関する。
きる逐次比較型Ａ／Ｄ変換回路に関する。
〈従来技術〉
従来のこの種の逐次比較型Ａ／Ｄ変換回路に
は、第２図に示すものがある。この逐次比較型
Ａ／Ｄ変換回路は、図外の外部機器に接続された
信号入力端子INからの入力信号が２つの分割抵
抗Ｒ２，Ｒ３からなるアツテイネータ用回路Ｂと
差動増幅器Ａ１とを順次介してコンパレータＡ２
の一方の正極性端子（＋）に加えられる。一方、
制御回路Ｃからはラダー抵抗回路LRに対して、
まず最初に、たとえばLSBとMSBの中央値P1に
相当する比較データが出力され、これがラダー抵
抗回路LRでアナログ化された後、差動増幅器Ａ
５を介してコンパレータＡ２の他方の負極性端子
（−）に比較信号として加えられる。そして、コ
ンパレータＡ２の出力が“Ｈ”レベルであると、
入力信号の方が比較信号よりも電圧レベルが大き
いので、次に制御回路Ｃは、先の中央値P1と
MSB間の中央値P2に相当する比較データをラダ
ー抵抗回路LRに出力し、これがコンパレータＡ
２で入力信号と比較される。そして、コンパレー
タＡ２の出力が“Ｌ”レベルであると、入力信号
の方が比較信号よりも電圧レベルが小さいので、
次に制御回路Ｃは、先の中央値P1，P2間の中央
値P3に相当する比較データを出力する。このよ
うにして、制御回路ＣがコンパレータＡ２で入力
信号と比較信号との電圧レベルを逐次比較するこ
とで、比較信号の電圧レベルを入力信号の電圧レ
ベルに次第に収れんさせ、これによつて入力信号
のＡ／Ｄ変換が行なわれる。
は、第２図に示すものがある。この逐次比較型
Ａ／Ｄ変換回路は、図外の外部機器に接続された
信号入力端子INからの入力信号が２つの分割抵
抗Ｒ２，Ｒ３からなるアツテイネータ用回路Ｂと
差動増幅器Ａ１とを順次介してコンパレータＡ２
の一方の正極性端子（＋）に加えられる。一方、
制御回路Ｃからはラダー抵抗回路LRに対して、
まず最初に、たとえばLSBとMSBの中央値P1に
相当する比較データが出力され、これがラダー抵
抗回路LRでアナログ化された後、差動増幅器Ａ
５を介してコンパレータＡ２の他方の負極性端子
（−）に比較信号として加えられる。そして、コ
ンパレータＡ２の出力が“Ｈ”レベルであると、
入力信号の方が比較信号よりも電圧レベルが大き
いので、次に制御回路Ｃは、先の中央値P1と
MSB間の中央値P2に相当する比較データをラダ
ー抵抗回路LRに出力し、これがコンパレータＡ
２で入力信号と比較される。そして、コンパレー
タＡ２の出力が“Ｌ”レベルであると、入力信号
の方が比較信号よりも電圧レベルが小さいので、
次に制御回路Ｃは、先の中央値P1，P2間の中央
値P3に相当する比較データを出力する。このよ
うにして、制御回路ＣがコンパレータＡ２で入力
信号と比較信号との電圧レベルを逐次比較するこ
とで、比較信号の電圧レベルを入力信号の電圧レ
ベルに次第に収れんさせ、これによつて入力信号
のＡ／Ｄ変換が行なわれる。
ところで、このような逐次比較型Ａ／Ｄ変換回
路では、入力信号が無い場合にこれを検出して制
御回路Ｃを次の動作に移行させることが必要な場
合がある。そのため、従来は、信号入力端子IN
をプルアツプ抵抗Ｒ８を介して正の電源電圧に引
き上げておき、これで信号入力端子INの開放を
検出するようにしていた。すなわち、信号入力端
子INが外部機器から開放された場合には、入力
信号の電圧レベルよりも電源電圧の方が常に大き
くなるので、制御回路ＣはＡ／Ｄ変換したデータ
によつて外部機器との非接続を判別することがで
きる。
路では、入力信号が無い場合にこれを検出して制
御回路Ｃを次の動作に移行させることが必要な場
合がある。そのため、従来は、信号入力端子IN
をプルアツプ抵抗Ｒ８を介して正の電源電圧に引
き上げておき、これで信号入力端子INの開放を
検出するようにしていた。すなわち、信号入力端
子INが外部機器から開放された場合には、入力
信号の電圧レベルよりも電源電圧の方が常に大き
くなるので、制御回路ＣはＡ／Ｄ変換したデータ
によつて外部機器との非接続を判別することがで
きる。
しかしながら、このように正の電源電圧にプル
アツプすると、これが信号入力端子INに接続さ
れる外部機器の出力回路に悪影響を与えることが
あり、また、外部機器の出力インピーダンスが比
較的大きい場合には、プルアツプ抵抗Ｒ８で信号
が分圧されるなどの影響が現われて正確なＡ／Ｄ
変換データが得られなくなるなどの不都合があつ
た。ここで、信号入力端子INの開放を検知する
ためには、電源電圧（＋9V）をプルアツプ抵抗
Ｒ８および分圧抵抗Ｒ２の直列合成抵抗と、分割
抵抗Ｒ３との比率で分圧された値が入力信号を分
割抵抗Ｒ２とＲ３との比で分圧された値を越える
値である必要がある。たとえば、入力信号が０〜
8V（DC）のダイナミツクレンジをもつとき、信
号入力端子INから見た入力インピーダンスを高
くするため、プルアツプ抵抗Ｒ８を100KΩに設
定した場合、分割抵抗Ｒ２とＲ３の直列合成抵抗
が800KΩを越えるようにＲ２およびＲ３の抵抗
値を設定しなければならない。しかし、Ａ／Ｄ変
換精度を上げるため、分割抵抗Ｒ２およびＲ３に
は、誤差の少ない抵抗を使う必要があるが、一般
には高抵抗値の高精度品はコストアツプになり、
さらに、回路として高インピーダンス部分が多く
なるため、雑音に対して弱くなり、Ａ／Ｄ変換精
度を悪くしてしまう等の理由から、単純にプルア
ツプ抵抗Ｒ８および分割抵抗Ｒ２，Ｒ３の値を大
きくできなかつた。
アツプすると、これが信号入力端子INに接続さ
れる外部機器の出力回路に悪影響を与えることが
あり、また、外部機器の出力インピーダンスが比
較的大きい場合には、プルアツプ抵抗Ｒ８で信号
が分圧されるなどの影響が現われて正確なＡ／Ｄ
変換データが得られなくなるなどの不都合があつ
た。ここで、信号入力端子INの開放を検知する
ためには、電源電圧（＋9V）をプルアツプ抵抗
Ｒ８および分圧抵抗Ｒ２の直列合成抵抗と、分割
抵抗Ｒ３との比率で分圧された値が入力信号を分
割抵抗Ｒ２とＲ３との比で分圧された値を越える
値である必要がある。たとえば、入力信号が０〜
8V（DC）のダイナミツクレンジをもつとき、信
号入力端子INから見た入力インピーダンスを高
くするため、プルアツプ抵抗Ｒ８を100KΩに設
定した場合、分割抵抗Ｒ２とＲ３の直列合成抵抗
が800KΩを越えるようにＲ２およびＲ３の抵抗
値を設定しなければならない。しかし、Ａ／Ｄ変
換精度を上げるため、分割抵抗Ｒ２およびＲ３に
は、誤差の少ない抵抗を使う必要があるが、一般
には高抵抗値の高精度品はコストアツプになり、
さらに、回路として高インピーダンス部分が多く
なるため、雑音に対して弱くなり、Ａ／Ｄ変換精
度を悪くしてしまう等の理由から、単純にプルア
ツプ抵抗Ｒ８および分割抵抗Ｒ２，Ｒ３の値を大
きくできなかつた。
〈考案の目的〉
本考案は、上述の問題点に鑑みてなされたもの
であつて、外部機器の出力回路に影響を与えず、
逆に外部機器の出力インピーダンスに影響される
ことなく、外部機器との接続／非接続を検出でき
る逐次比較型Ａ／Ｄ変換回路を提供することを目
的とする。
であつて、外部機器の出力回路に影響を与えず、
逆に外部機器の出力インピーダンスに影響される
ことなく、外部機器との接続／非接続を検出でき
る逐次比較型Ａ／Ｄ変換回路を提供することを目
的とする。
〈考案の構成〉
本考案は、上述の目的を達成するため、ラダー
抵抗回路と、このラダー抵抗回路の出力と外部機
器に接続される信号入力端子からの入力信号とを
比較するコンパレータと、このコンパレータの出
力レベルを判別して前記ラダー抵抗回路へ逐次比
較データを出力する制御回路とを備えた逐次比較
型Ａ／Ｄ変換回路において、 前記信号入力端子を負の低電圧に設定するプル
ダウン用電源と、 前記入力信号端子の開放に伴なう電圧低下を検
出する検出回路と、 この検出回路から出力される検出信号に応答し
て前記ラダー抵抗回路の出力を前記プルダウン用
電源の負の低電圧に固定するスイツチ回路と、 を備えた構成とした。
抵抗回路と、このラダー抵抗回路の出力と外部機
器に接続される信号入力端子からの入力信号とを
比較するコンパレータと、このコンパレータの出
力レベルを判別して前記ラダー抵抗回路へ逐次比
較データを出力する制御回路とを備えた逐次比較
型Ａ／Ｄ変換回路において、 前記信号入力端子を負の低電圧に設定するプル
ダウン用電源と、 前記入力信号端子の開放に伴なう電圧低下を検
出する検出回路と、 この検出回路から出力される検出信号に応答し
て前記ラダー抵抗回路の出力を前記プルダウン用
電源の負の低電圧に固定するスイツチ回路と、 を備えた構成とした。
〈実施例〉
以下、本考案を図面に示す実施例に基づいて詳
細に説明する。
細に説明する。
第１図は本考案の実施例の逐次比較型Ａ／Ｄ変
換回路の回路構成図であり、第２図の従来例に対
応する部分には同一の符号を付している。第１図
において、符号ADは逐次比較型Ａ／Ｄ変換回路
の全体を示し、INは外部機器に接続される信号
入力端子、Ｂは２つの分割抵抗Ｒ２，Ｒ３からな
るアツテイネータ用回路、Ａ１はこのアツテイネ
ータ用回路Ｂに接続された第１差動増幅器、LR
は後述の制御回路Ｃから出力される比較データを
アナログ化するラダー抵抗回路、Ａ２はラダー抵
抗回路LRの出力と信号入力端子INからの入力信
号とを比較するコンパレータ、Ａ３はコンパレー
タＡ２の出力を反転するインバータ、Ｃはインバ
ータＡ３の出力レベルを判別してラダー抵抗回路
LRへ逐次比較データを出力する制御回路であり、
本例ではマイクロコンピユータが適用される。
換回路の回路構成図であり、第２図の従来例に対
応する部分には同一の符号を付している。第１図
において、符号ADは逐次比較型Ａ／Ｄ変換回路
の全体を示し、INは外部機器に接続される信号
入力端子、Ｂは２つの分割抵抗Ｒ２，Ｒ３からな
るアツテイネータ用回路、Ａ１はこのアツテイネ
ータ用回路Ｂに接続された第１差動増幅器、LR
は後述の制御回路Ｃから出力される比較データを
アナログ化するラダー抵抗回路、Ａ２はラダー抵
抗回路LRの出力と信号入力端子INからの入力信
号とを比較するコンパレータ、Ａ３はコンパレー
タＡ２の出力を反転するインバータ、Ｃはインバ
ータＡ３の出力レベルを判別してラダー抵抗回路
LRへ逐次比較データを出力する制御回路であり、
本例ではマイクロコンピユータが適用される。
Ｅ２は信号入力端子INを負の低電圧に設定す
るプルダウン用電源、Ｒ１はプルダウン用電源Ｅ
２と信号入力端子INとの間に接続されたプルダ
ウン抵抗、Ａ４は入力信号端子INの開放に伴な
う電圧低下を検出する検出回路としての開放検出
用コンパレータである。この開放検出用コンパレ
ータＡ４は、その負極性端子（−）がアツテイネ
ータ用回路Ｂの出力部に、その正極性端子（＋）
が基準電源Ｅ１にそれぞれ接続されている。ま
た、Ｓ１は開放検出用コンパレータＡ４から出力
される検出信号に応答してラダー抵抗回路LRの
出力を、プルアツプ電源Ｅ２の負電圧に固定する
スイツチ回路で、本例ではスイツチングトランジ
スタが使用される。Ａ５は差動増幅器で、その正
極性端子（＋）がスイツチ回路Ｓ１とラダー抵抗
回路LRの各出力部に共通に接続され、また、差
動増幅器Ａ５の出力部がコンパレータＡ２の正極
性端子（＋）に接続されている。なお、Ｒ４，Ｒ
５，Ｒ６はそれぞれプルアツプ抵抗である。
るプルダウン用電源、Ｒ１はプルダウン用電源Ｅ
２と信号入力端子INとの間に接続されたプルダ
ウン抵抗、Ａ４は入力信号端子INの開放に伴な
う電圧低下を検出する検出回路としての開放検出
用コンパレータである。この開放検出用コンパレ
ータＡ４は、その負極性端子（−）がアツテイネ
ータ用回路Ｂの出力部に、その正極性端子（＋）
が基準電源Ｅ１にそれぞれ接続されている。ま
た、Ｓ１は開放検出用コンパレータＡ４から出力
される検出信号に応答してラダー抵抗回路LRの
出力を、プルアツプ電源Ｅ２の負電圧に固定する
スイツチ回路で、本例ではスイツチングトランジ
スタが使用される。Ａ５は差動増幅器で、その正
極性端子（＋）がスイツチ回路Ｓ１とラダー抵抗
回路LRの各出力部に共通に接続され、また、差
動増幅器Ａ５の出力部がコンパレータＡ２の正極
性端子（＋）に接続されている。なお、Ｒ４，Ｒ
５，Ｒ６はそれぞれプルアツプ抵抗である。
したがつて、この実施例の逐次比較型Ａ／Ｄ変
換回路ADでは、信号入力端子INが図外の外部機
器から開放されると、プルダウン用電源Ｅ２の負
の低電圧がプルダウン抵抗Ｒ１を介してアツテイ
ネータ用回路Ｂに与えられ、ここで分圧された後
に開放検出用コンパレータＡ４の負極性端子
（−）に加わる。この場合、たとえば、プルダウ
ン用電源Ｅ２の負電圧が−1.1V、プルダウン抵
抗Ｒ１が100KΩ、分割抵抗Ｒ２，Ｒ３がそれぞ
れ56KΩに設定されていると、開放検出用コンパ
レータＡ４の負極性端子（−）には、−0.3Vの電
圧が加わる。これに対して、開放検出用コンパレ
ータＡ４の正極性端子（＋）に接続された基準電
源Ｅ１の電圧を−0.2Vに予め設定しておけば、
正極性端子（＋）の印加電圧の方が高いため、開
放検出用コンパレータＡ４の出力は“Ｈ”レベル
となる。これによりスイツチ回路Ｓ１がオンし、
プルダウン用電源Ｅ２の負電圧がこのスイツチ回
路Ｓ１を介して差動増幅器Ａ５の正極性端子
（＋）に印加される。したがつて、ラダー抵抗回
路LRの出力がプルダウン電源Ｅ２の負電圧に固
定され、これに伴なつてコンパレータＡ２の出力
が“Ｌ”レベルとなり、これがインバータＡ３で
反転されて制御回路Ｃに入力される。このため、
制御回路Ｃが判別するＡ／Ｄ変換データは、16進
の場合“FF”となる。
換回路ADでは、信号入力端子INが図外の外部機
器から開放されると、プルダウン用電源Ｅ２の負
の低電圧がプルダウン抵抗Ｒ１を介してアツテイ
ネータ用回路Ｂに与えられ、ここで分圧された後
に開放検出用コンパレータＡ４の負極性端子
（−）に加わる。この場合、たとえば、プルダウ
ン用電源Ｅ２の負電圧が−1.1V、プルダウン抵
抗Ｒ１が100KΩ、分割抵抗Ｒ２，Ｒ３がそれぞ
れ56KΩに設定されていると、開放検出用コンパ
レータＡ４の負極性端子（−）には、−0.3Vの電
圧が加わる。これに対して、開放検出用コンパレ
ータＡ４の正極性端子（＋）に接続された基準電
源Ｅ１の電圧を−0.2Vに予め設定しておけば、
正極性端子（＋）の印加電圧の方が高いため、開
放検出用コンパレータＡ４の出力は“Ｈ”レベル
となる。これによりスイツチ回路Ｓ１がオンし、
プルダウン用電源Ｅ２の負電圧がこのスイツチ回
路Ｓ１を介して差動増幅器Ａ５の正極性端子
（＋）に印加される。したがつて、ラダー抵抗回
路LRの出力がプルダウン電源Ｅ２の負電圧に固
定され、これに伴なつてコンパレータＡ２の出力
が“Ｌ”レベルとなり、これがインバータＡ３で
反転されて制御回路Ｃに入力される。このため、
制御回路Ｃが判別するＡ／Ｄ変換データは、16進
の場合“FF”となる。
これに対して、信号入力端子INからの入力信
号が０〜8Vのダイナミツクレンジをもつ場合は、
アツテイネータ用回路Ｂで1/2に減衰されるので、
Ａ／Ｄ変換データは“00”〜“CC”の範囲とな
る。したがつて、制御回路Ｃは、Ａ／Ｄ変換デー
タが“FF”か“00”〜“CC”の範囲にあるかを
判別することで外部機器との開放を検出すること
ができる。
号が０〜8Vのダイナミツクレンジをもつ場合は、
アツテイネータ用回路Ｂで1/2に減衰されるので、
Ａ／Ｄ変換データは“00”〜“CC”の範囲とな
る。したがつて、制御回路Ｃは、Ａ／Ｄ変換デー
タが“FF”か“00”〜“CC”の範囲にあるかを
判別することで外部機器との開放を検出すること
ができる。
この場合、外部機器の出力インピーダンスに合
わせてアツテイネータ用回路Ｂの分割抵抗Ｒ２，
Ｒ３の各値を大きく設定した場合でも、これに合
わせて基準電源Ｅ１の電圧値を設定しておけば、
外部機器から信号入力端子INが開放されると開
放検出用コンパレータＡ４の出力レベルが“Ｈ”
レベルに反転するので、制御回路Ｃでこれを検出
することができる。したがつて、プルダウン抵抗
Ｒ１の値も大きく設定できることになり、かつ、
信号入力端子INは負の低電圧に設定されるので、
外部機器の出力回路に対して殆ど悪影響を与えな
くなる。
わせてアツテイネータ用回路Ｂの分割抵抗Ｒ２，
Ｒ３の各値を大きく設定した場合でも、これに合
わせて基準電源Ｅ１の電圧値を設定しておけば、
外部機器から信号入力端子INが開放されると開
放検出用コンパレータＡ４の出力レベルが“Ｈ”
レベルに反転するので、制御回路Ｃでこれを検出
することができる。したがつて、プルダウン抵抗
Ｒ１の値も大きく設定できることになり、かつ、
信号入力端子INは負の低電圧に設定されるので、
外部機器の出力回路に対して殆ど悪影響を与えな
くなる。
〈考案の効果〉
以上のように本考案によれば、外部機器の出力
回路に悪影響を与えず、逆に外部機器の出力イン
ピーダンスに影響されることなく、外部機器との
接続／非接続を確実に検出できるようになる。ま
た、Ａ／Ｄ変換精度と内部回路の雑音余裕を確保
できる。さらに、本考案の回路は、従来のソフト
ウエアを変更することなくそのまま適用できる等
の優れた効果が発揮される。
回路に悪影響を与えず、逆に外部機器の出力イン
ピーダンスに影響されることなく、外部機器との
接続／非接続を確実に検出できるようになる。ま
た、Ａ／Ｄ変換精度と内部回路の雑音余裕を確保
できる。さらに、本考案の回路は、従来のソフト
ウエアを変更することなくそのまま適用できる等
の優れた効果が発揮される。
第１図は本考案の実施例に係る逐次比較型Ａ／
Ｄ変換回路の回路構成図、第２図は従来の逐次比
較型Ａ／Ｄ変換回路の回路構成図である。 AD……逐次比較型Ａ／Ｄ変換回路、LR……
ラダー抵抗回路、Ａ２……コンパレータ、Ｃ……
制御回路、Ｅ２……プルダウン用電源、Ａ４……
検出回路、Ｓ１……スイツチ回路。
Ｄ変換回路の回路構成図、第２図は従来の逐次比
較型Ａ／Ｄ変換回路の回路構成図である。 AD……逐次比較型Ａ／Ｄ変換回路、LR……
ラダー抵抗回路、Ａ２……コンパレータ、Ｃ……
制御回路、Ｅ２……プルダウン用電源、Ａ４……
検出回路、Ｓ１……スイツチ回路。
Claims (1)
- 【実用新案登録請求の範囲】 ラダー抵抗回路と、このラダー抵抗回路の出力
と外部機器に接続される信号入力端子からの入力
信号とを比較するコンパレータと、このコンパレ
ータの出力レベルを判別して前記ラダー抵抗回路
へ逐次比較データを出力する制御回路とを備えた
逐次比較型Ａ／Ｄ変換回路において、 前記信号入力端子を負の低電圧に設定するプル
ダウン用電源と、 前記入力信号端子の開放に伴なう電圧低下を検
出する検出回路と、 この検出回路から出力される検出信号に応答し
て前記ラダー抵抗回路の出力を前記プルダウン用
電源の負の低電圧に固定するスイツチ回路と、 を備えることを特徴とする逐次比較型Ａ／Ｄ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986149367U JPH0430831Y2 (ja) | 1986-09-29 | 1986-09-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986149367U JPH0430831Y2 (ja) | 1986-09-29 | 1986-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6355634U JPS6355634U (ja) | 1988-04-14 |
| JPH0430831Y2 true JPH0430831Y2 (ja) | 1992-07-24 |
Family
ID=31064506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986149367U Expired JPH0430831Y2 (ja) | 1986-09-29 | 1986-09-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430831Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166334A (en) * | 1979-06-13 | 1980-12-25 | Hitachi Ltd | Analog-digital converter |
-
1986
- 1986-09-29 JP JP1986149367U patent/JPH0430831Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6355634U (ja) | 1988-04-14 |
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