JPH04308457A - 電源装置 - Google Patents
電源装置Info
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- JPH04308457A JPH04308457A JP3071948A JP7194891A JPH04308457A JP H04308457 A JPH04308457 A JP H04308457A JP 3071948 A JP3071948 A JP 3071948A JP 7194891 A JP7194891 A JP 7194891A JP H04308457 A JPH04308457 A JP H04308457A
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- Control Or Security For Electrophotography (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子写真式のプリンタ
，複写機の現像バイアス用交流電源等の電源装置に関す
るものである。
，複写機の現像バイアス用交流電源等の電源装置に関す
るものである。
【０００２】
【従来の技術】従来、現像バイアス用の交流電源は、低
周波の昇圧用トランスを用いることが多かった。ところ
が近年、方形波よりデューティを３：７もしくは４：６
にした偏デューティの矩形波の方が、現像の諸特性が優
れていることがわかってきた。そこで、本出願人はトラ
ンスの偏磁をさけ、トランスを小型化するために、高周
波コンバータで負荷容量を充電し、高耐圧トランジスタ
で放電することによって任意のデューティの矩形波を得
る方式を提案し、実用化してきた。
周波の昇圧用トランスを用いることが多かった。ところ
が近年、方形波よりデューティを３：７もしくは４：６
にした偏デューティの矩形波の方が、現像の諸特性が優
れていることがわかってきた。そこで、本出願人はトラ
ンスの偏磁をさけ、トランスを小型化するために、高周
波コンバータで負荷容量を充電し、高耐圧トランジスタ
で放電することによって任意のデューティの矩形波を得
る方式を提案し、実用化してきた。
【０００３】
【発明が解決しようとする課題】偏デューティ現像バイ
アスの従来例では、出力矩形の立上がりを早くするため
に、負荷容量を急速に充電する必要があった。このため
コンバータ出力を高電圧、且つ大電力にしなければなら
ないが、この対策をすることによって逆にオーバシュー
ト，リップルが増大していた。
アスの従来例では、出力矩形の立上がりを早くするため
に、負荷容量を急速に充電する必要があった。このため
コンバータ出力を高電圧、且つ大電力にしなければなら
ないが、この対策をすることによって逆にオーバシュー
ト，リップルが増大していた。
【０００４】これを解決するために、立上がり初期は大
電力で充電し、出力のピーク近くになると電力を絞るよ
うにする対策で、相当の効果を上げてきた。ところが、
絞り過ぎると出力のピーク付近で立上がり速度が極端に
落ちるという問題をやはり根本的に有していた。
電力で充電し、出力のピーク近くになると電力を絞るよ
うにする対策で、相当の効果を上げてきた。ところが、
絞り過ぎると出力のピーク付近で立上がり速度が極端に
落ちるという問題をやはり根本的に有していた。
【０００５】本発明はこのような問題を解消するためな
されたもので、立上がり速度を犠牲にすることなく、出
力波形のオーバシュート，リップルを少なくできる電源
装置を提供することを目的とするものである。
されたもので、立上がり速度を犠牲にすることなく、出
力波形のオーバシュート，リップルを少なくできる電源
装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明は、前記目的を達
成するため、出力がピーク付近まで立上がると、コンバ
ータの駆動周波数をより高い周波数に切り換えて応答速
度を上げるようにするもので、詳しくは電源装置を次の
（１），（２）のとおりに構成するものである。
成するため、出力がピーク付近まで立上がると、コンバ
ータの駆動周波数をより高い周波数に切り換えて応答速
度を上げるようにするもので、詳しくは電源装置を次の
（１），（２）のとおりに構成するものである。
【０００７】（１）コンバータトランスと、該コンバー
タトランスの１次側を駆動する駆動手段と、該駆動手段
を制御する制御手段と、前記コンバータトランスの２次
側出力を検出する検出手段とを備えた電源装置であって
、前記制御手段は、前記検出手段の出力が所定値を超え
たとき、駆動手段の駆動周波数をより高い周波数に切り
換えるものである電源装置。
タトランスの１次側を駆動する駆動手段と、該駆動手段
を制御する制御手段と、前記コンバータトランスの２次
側出力を検出する検出手段とを備えた電源装置であって
、前記制御手段は、前記検出手段の出力が所定値を超え
たとき、駆動手段の駆動周波数をより高い周波数に切り
換えるものである電源装置。
【０００８】（２）基準クロック周波数を第１の所要周
波数に逓減する第１のカウンタと、第１のカウンタの出
力に基づき逓減された第２の所要周波数，所要デューテ
ィ比の信号を生成する第２のカウンタと、第１のカウン
タの出力にもとづき逓減された第３の所要周波数，所要
デューティ比の信号を生成する第３のカウンタと、第１
のカウンタの出力にもとづき第１の所要周波数で所要デ
ューティ比の信号を生成する第４のカウンタと、第３の
カウンタの出力と第４のカウンタの出力で１次側が駆動
されるコンバータトランスと、該コンバータトランスの
２次側に接続した整流器と、該整流器の出力側に接続さ
れ容量性負荷に電力を供給する出力端と、該出力端とグ
ランド間に接続されたスイッチング素子と、同じく出力
端とグランド間に接続された電圧検出回路と、該電圧検
出回路の出力を第１の基準電圧と比較する第１のコンパ
レータと、前記電圧検出回路の出力を第２の基準電圧と
比較する第２のコンパレータと、第１のコンパレータの
出力，第２のコンパレータの出力，第２のカウンタの出
力に応じてコンバータトランスの１次側に供給される第
３のカウンタの出力，第４のカウンタの出力を制御し、
また第２のカウンタの出力で前記スイッチング素子を制
御する制御手段とを備えた電源装置であって、前記制御
手段は、前記電圧検出回路の出力が、第１の基準電圧に
達するまでは、第３のカウンタの出力を前記コンバータ
トランスの１次側に供給し、第１の基準電圧を超え第２
の基準電圧に達するまでは、第３のカウンタの出力のか
わりに第４のカウンタの出力を該コンバータトランスの
１次側に供給し、更に第２の基準電圧を超えると第４の
カウンタの出力を該コンバータトランスの１次側に供給
するのを停止するものである電源装置。
波数に逓減する第１のカウンタと、第１のカウンタの出
力に基づき逓減された第２の所要周波数，所要デューテ
ィ比の信号を生成する第２のカウンタと、第１のカウン
タの出力にもとづき逓減された第３の所要周波数，所要
デューティ比の信号を生成する第３のカウンタと、第１
のカウンタの出力にもとづき第１の所要周波数で所要デ
ューティ比の信号を生成する第４のカウンタと、第３の
カウンタの出力と第４のカウンタの出力で１次側が駆動
されるコンバータトランスと、該コンバータトランスの
２次側に接続した整流器と、該整流器の出力側に接続さ
れ容量性負荷に電力を供給する出力端と、該出力端とグ
ランド間に接続されたスイッチング素子と、同じく出力
端とグランド間に接続された電圧検出回路と、該電圧検
出回路の出力を第１の基準電圧と比較する第１のコンパ
レータと、前記電圧検出回路の出力を第２の基準電圧と
比較する第２のコンパレータと、第１のコンパレータの
出力，第２のコンパレータの出力，第２のカウンタの出
力に応じてコンバータトランスの１次側に供給される第
３のカウンタの出力，第４のカウンタの出力を制御し、
また第２のカウンタの出力で前記スイッチング素子を制
御する制御手段とを備えた電源装置であって、前記制御
手段は、前記電圧検出回路の出力が、第１の基準電圧に
達するまでは、第３のカウンタの出力を前記コンバータ
トランスの１次側に供給し、第１の基準電圧を超え第２
の基準電圧に達するまでは、第３のカウンタの出力のか
わりに第４のカウンタの出力を該コンバータトランスの
１次側に供給し、更に第２の基準電圧を超えると第４の
カウンタの出力を該コンバータトランスの１次側に供給
するのを停止するものである電源装置。
【０００９】
【作用】前記（１），（２）の構成により、出力が所定
値を超えるとコンバータトランスの駆動周波数がより高
い周波数に切り換わり、出力波形のオーバシュート，リ
ップルが少なくなる。
値を超えるとコンバータトランスの駆動周波数がより高
い周波数に切り換わり、出力波形のオーバシュート，リ
ップルが少なくなる。
【００１０】
【実施例】以下本発明を実施例により詳しく説明する。
（実施例１）図１は実施例１である“現像バイアス用電
源”のブロック図、図２，図３はその各部の電圧波形図
である。図１において、１はマイクロコンピュータ（以
下ＣＰＵと記す）でメモリ等の周辺装置も内部に含む。 該ＣＰＵ・１は図示されないプリンタ（複写機）本体の
シーケンスコントローラとバスライン或いは通信ポート
で接続され、シーケンス信号の授受を行う。第１のカウ
ンタ６は、ＣＰＵ・１の基準クロックをｆ１（２００Ｋ
Ｈｚ ）に逓減する。第２のカウンタ７は、さらに繰返
し周波数ｆ２（２ＫＨｚ ），デューティ７：３の低周
波信号、第３のカウンタ８は、繰返し周波数ｆ３（１０
０ＫＨｚ ），デューティ６：４の高周波信号、第４の
カウンタ９は、周波数ｆ１（２００ＫＨｚ ），デュー
ティ４：６の高周波信号を作りだす。
源”のブロック図、図２，図３はその各部の電圧波形図
である。図１において、１はマイクロコンピュータ（以
下ＣＰＵと記す）でメモリ等の周辺装置も内部に含む。 該ＣＰＵ・１は図示されないプリンタ（複写機）本体の
シーケンスコントローラとバスライン或いは通信ポート
で接続され、シーケンス信号の授受を行う。第１のカウ
ンタ６は、ＣＰＵ・１の基準クロックをｆ１（２００Ｋ
Ｈｚ ）に逓減する。第２のカウンタ７は、さらに繰返
し周波数ｆ２（２ＫＨｚ ），デューティ７：３の低周
波信号、第３のカウンタ８は、繰返し周波数ｆ３（１０
０ＫＨｚ ），デューティ６：４の高周波信号、第４の
カウンタ９は、周波数ｆ１（２００ＫＨｚ ），デュー
ティ４：６の高周波信号を作りだす。
【００１１】高周波コンバータトランスＴ１の１次側の
スイッチング素子Ｑ１（ＦＥＴ）は、ＦＥＴ駆動回路２
によって制御される。ＦＥＴ駆動回路２には、第３のカ
ウンタ８と第４のカウンタ９の出力をＣＰＵ・１で切り
換えて入力される。
スイッチング素子Ｑ１（ＦＥＴ）は、ＦＥＴ駆動回路２
によって制御される。ＦＥＴ駆動回路２には、第３のカ
ウンタ８と第４のカウンタ９の出力をＣＰＵ・１で切り
換えて入力される。
【００１２】コンバータトランスＴ１の２次側の昇圧出
力は、整流器Ｄ１で整流された後、図２の（ハ）に示す
ように、出力端子Ｐ１に接続された負荷容量を充電して
いく。出力端子Ｐ１の出力電圧は、電圧検出回路４で所
定比に分圧されコンパレータ３−１，３−２に入力され
る。コンパレータ３−１，３−２は、前記電圧検出出力
と基準電圧発生回路５−１，５−２の電圧（以下第１の
基準電圧，第２の基準電圧という）を比較して比較結果
をＣＰＵ・１に出力する。出力検出電圧が、第１の基準
電圧に達すると、ＦＥＴ駆動回路２の入力は第３のカウ
ンタ８の出力（ｆ３・１００ＫＨｚ ）から、第４のカ
ウンタ９の出力（ｆ１・２００ＫＨｚ ）へ切換えられ
る。出力検出電圧が、第２の基準電圧に達すると、ＦＥ
Ｔ駆動回路２への入力は停止される。ＦＥＴ駆動回路２
の出力が停止すると、出力端子Ｐ１の出力が負荷容量の
放電によってレベル低下する。出力検出電圧が、第２の
基準電圧を下回るとコンパレータ３の出力が反転してＦ
ＥＴ駆動回路２への入力が再び開始される。以上の動作
を時間軸を拡大して示すと図３のようになる。図示のよ
うに、出力電圧が第１の基準電圧対応の電圧へ変ると、
ＦＥＴ駆動回路２の駆動状態が細かくなるので出力電圧
のオーバシュート，リップルが少なくなる。
力は、整流器Ｄ１で整流された後、図２の（ハ）に示す
ように、出力端子Ｐ１に接続された負荷容量を充電して
いく。出力端子Ｐ１の出力電圧は、電圧検出回路４で所
定比に分圧されコンパレータ３−１，３−２に入力され
る。コンパレータ３−１，３−２は、前記電圧検出出力
と基準電圧発生回路５−１，５−２の電圧（以下第１の
基準電圧，第２の基準電圧という）を比較して比較結果
をＣＰＵ・１に出力する。出力検出電圧が、第１の基準
電圧に達すると、ＦＥＴ駆動回路２の入力は第３のカウ
ンタ８の出力（ｆ３・１００ＫＨｚ ）から、第４のカ
ウンタ９の出力（ｆ１・２００ＫＨｚ ）へ切換えられ
る。出力検出電圧が、第２の基準電圧に達すると、ＦＥ
Ｔ駆動回路２への入力は停止される。ＦＥＴ駆動回路２
の出力が停止すると、出力端子Ｐ１の出力が負荷容量の
放電によってレベル低下する。出力検出電圧が、第２の
基準電圧を下回るとコンパレータ３の出力が反転してＦ
ＥＴ駆動回路２への入力が再び開始される。以上の動作
を時間軸を拡大して示すと図３のようになる。図示のよ
うに、出力電圧が第１の基準電圧対応の電圧へ変ると、
ＦＥＴ駆動回路２の駆動状態が細かくなるので出力電圧
のオーバシュート，リップルが少なくなる。
【００１３】高耐圧トランジスタＱ２は、図２の（ハ）
に示すように第２のカウンタ７出力と同期してオン，オ
フされる。高耐圧トランジスタＱ２オン時はＰＷＭ出力
は停止される。
に示すように第２のカウンタ７出力と同期してオン，オ
フされる。高耐圧トランジスタＱ２オン時はＰＷＭ出力
は停止される。
【００１４】周波数ｆ１，ｆ２，ｆ３、各カウンタ出力
のデューティ、第１，第２の基準電圧は、予めＣＰＵ・
１内のＲＯＭに記憶されているデータにもとづいて決定
される。
のデューティ、第１，第２の基準電圧は、予めＣＰＵ・
１内のＲＯＭに記憶されているデータにもとづいて決定
される。
【００１５】ところで、コンバータトランスは、周波数
応答特性のために、高周波では出力が低下するので、駆
動周波数を所定値に押えないと、必要な立上がりを得る
ことができない。これに対し、基準電圧に対する制御特
性は、コンバータの駆動周波数で決定され、駆動周波数
が低いと、オーバシュート，リップルが大きくなる。こ
のため従来例のように、出力のピーク付近でパルス幅を
狭くして出力を絞っても、立上がり速度を犠牲にする以
外に、オーバシュート，リップルを本質的に小さくする
ことができなかった。しかし本実施例では、出力のピー
ク付近でコンバータの出力を絞るだけでなく、コンバー
タの駆動周波数をより高い周波数に切り換えているので
、立上がり速度を犠牲にすることなくオーバシュート，
リップルを小さくすることが可能になる。
応答特性のために、高周波では出力が低下するので、駆
動周波数を所定値に押えないと、必要な立上がりを得る
ことができない。これに対し、基準電圧に対する制御特
性は、コンバータの駆動周波数で決定され、駆動周波数
が低いと、オーバシュート，リップルが大きくなる。こ
のため従来例のように、出力のピーク付近でパルス幅を
狭くして出力を絞っても、立上がり速度を犠牲にする以
外に、オーバシュート，リップルを本質的に小さくする
ことができなかった。しかし本実施例では、出力のピー
ク付近でコンバータの出力を絞るだけでなく、コンバー
タの駆動周波数をより高い周波数に切り換えているので
、立上がり速度を犠牲にすることなくオーバシュート，
リップルを小さくすることが可能になる。
【００１６】（実施例２）図４は、実施例２のブロック
図である。実施例１では、カウンタ７，８，９の出力を
いったんＣＰＵ・１を介してＦＥＴ駆動回路２に入力し
ていたが、ＣＰＵ・１を介するために応答速度が遅くな
ってリップル，オーバシュートが増える原因になる。
図である。実施例１では、カウンタ７，８，９の出力を
いったんＣＰＵ・１を介してＦＥＴ駆動回路２に入力し
ていたが、ＣＰＵ・１を介するために応答速度が遅くな
ってリップル，オーバシュートが増える原因になる。
【００１７】これを防ぐために本実施例では、アンド回
路２２−１，２２−２とオア回路２３で、第３，第４の
カウンタ８，９と第１，第２のコンパレータ３−１，３
−２の出力を結合して、ＦＥＴ駆動回路２に入力するこ
とによって、応答速度を上げてリップル，オーバシュー
トを最小にするようにしたものである。
路２２−１，２２−２とオア回路２３で、第３，第４の
カウンタ８，９と第１，第２のコンパレータ３−１，３
−２の出力を結合して、ＦＥＴ駆動回路２に入力するこ
とによって、応答速度を上げてリップル，オーバシュー
トを最小にするようにしたものである。
【００１８】即ち、出力端子Ｐ１の電圧が上昇し始めて
、電圧検出回路４の検出電圧が、コンパレータ３−１の
基準電圧（実施例１の第１の基準電圧相当）に達するま
では、コンパレータ３−１，３−２の出力は共に“Ｈ”
であるが、コンパレータ３−２，第４のカウンタ９の出
力はインバータ２４によりアンドゲート２２−２で阻止
され、コンパレータ３−１，第３のカウンタ８の出力が
アンド回路２２−１，オア回路２３を介してＦＥＴ駆動
回路２に供給される。更に出力端子Ｐ１の電圧が上昇し
て、電圧検出回路４の検出電圧が、コンパレータ３−１
の基準電圧を超えると、コンパレータ３−１の出力が“
Ｌ”となり、インバータ２４を介してアンド回路２２−
２に“Ｈ”が供給され、コンパレータ３−２，第４のカ
ウンタ９の出力だけがＦＥＴ駆動回路２へ供給される。 電圧検出回路４の検出電圧がコンパレータ３−２の基準
電圧（第１実施例の第２の基準電圧相当）を超えると、
コンパレータ３−２の出力も“Ｌ”となりＦＥＴ駆動回
路２の出力が停止する。出力端子Ｐ１の電圧が負荷容量
の放電により低下し、電圧検出回路４の検出電圧がコン
パレータ３−２の基準電圧を下回ると、コンパレータ３
−２の出力が“Ｈ”に反転しＦＥＴ駆動回路２への入力
が再び開始される。このようにして、実施例１と同様の
作用がより大きい応答速度で行われる。
、電圧検出回路４の検出電圧が、コンパレータ３−１の
基準電圧（実施例１の第１の基準電圧相当）に達するま
では、コンパレータ３−１，３−２の出力は共に“Ｈ”
であるが、コンパレータ３−２，第４のカウンタ９の出
力はインバータ２４によりアンドゲート２２−２で阻止
され、コンパレータ３−１，第３のカウンタ８の出力が
アンド回路２２−１，オア回路２３を介してＦＥＴ駆動
回路２に供給される。更に出力端子Ｐ１の電圧が上昇し
て、電圧検出回路４の検出電圧が、コンパレータ３−１
の基準電圧を超えると、コンパレータ３−１の出力が“
Ｌ”となり、インバータ２４を介してアンド回路２２−
２に“Ｈ”が供給され、コンパレータ３−２，第４のカ
ウンタ９の出力だけがＦＥＴ駆動回路２へ供給される。 電圧検出回路４の検出電圧がコンパレータ３−２の基準
電圧（第１実施例の第２の基準電圧相当）を超えると、
コンパレータ３−２の出力も“Ｌ”となりＦＥＴ駆動回
路２の出力が停止する。出力端子Ｐ１の電圧が負荷容量
の放電により低下し、電圧検出回路４の検出電圧がコン
パレータ３−２の基準電圧を下回ると、コンパレータ３
−２の出力が“Ｈ”に反転しＦＥＴ駆動回路２への入力
が再び開始される。このようにして、実施例１と同様の
作用がより大きい応答速度で行われる。
【００１９】なお、以上の実施例では、第１，第２の基
準電圧、第１，第２，第３，第４のカウンタの出力周波
数，デューティ比は固定されているが、本発明はこれに
限定されるものではなく、これらをＣＰＵ・１の内蔵プ
ログラミングにより適宜設定する形で実施することがで
きる。
準電圧、第１，第２，第３，第４のカウンタの出力周波
数，デューティ比は固定されているが、本発明はこれに
限定されるものではなく、これらをＣＰＵ・１の内蔵プ
ログラミングにより適宜設定する形で実施することがで
きる。
【００２０】また、コンパレータ，カウンタ，Ｄ／Ａコ
ンバータ等をＣＰＵおよび周辺回路と共に同一チップに
集積する形で実施することができる。
ンバータ等をＣＰＵおよび周辺回路と共に同一チップに
集積する形で実施することができる。
【００２１】また、本発明は現像バイアス用電源以外の
電源で実施でき、その際、出力電流を制御する形で実施
することもできる。
電源で実施でき、その際、出力電流を制御する形で実施
することもできる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
出力がピーク付近まで立上がると、コンバータの駆動周
波数をより高い周波数に切り換えているので、立上がり
速度を犠牲にすることなく、出力波形のオーバシュート
，リップルを少なくすることができる。
出力がピーク付近まで立上がると、コンバータの駆動周
波数をより高い周波数に切り換えているので、立上がり
速度を犠牲にすることなく、出力波形のオーバシュート
，リップルを少なくすることができる。
【図１】 実施例１のブロック図
【図２】 実施例１の各部の電圧波形図
【図３】
図２の出力立上がり部の時間軸拡大図
図２の出力立上がり部の時間軸拡大図
【図４】 実施
例２のブロック図
例２のブロック図
１ ＣＰＵ
２ ＦＥＴ駆動回路
３−１ 第１のコンパレータ
３−２ 第２のコンパレータ
４ 電圧検出回路
６〜９ カウンタ
Ｄ１ 整流器
Ｑ２ 高耐圧トランジスタ
Ｔ１ コンバータトランス
２２−１，２２−２ アンド回路
２３ オア回路
２４ インバータ
Claims (2)
- 【請求項１】 コンバータトランスと、該コンバータ
トランスの１次側を駆動する駆動手段と、該駆動手段を
制御する制御手段と、前記コンバータトランスの２次側
出力を検出する検出手段とを備えた電源装置であって、
前記制御手段は、前記検出手段の出力が所定値を超えた
とき、駆動手段の駆動周波数をより高い周波数に切り換
えるものであることを特徴とする電源装置。 - 【請求項２】 基準クロック周波数を第１の所要周波
数に逓減する第１のカウンタと、第１のカウンタの出力
に基づき逓減された第２の所要周波数，所要デューティ
比の信号を生成する第２のカウンタと、第１のカウンタ
の出力にもとづき逓減された第３の所要周波数，所要デ
ューティ比の信号を生成する第３のカウンタと、第１の
カウンタの出力にもとづき第１の所要周波数で所要デュ
ーティ比の信号を生成する第４のカウンタと、第３のカ
ウンタの出力と第４のカウンタの出力で１次側が駆動さ
れるコンバータトランスと、該コンバータトランスの２
次側に接続した整流器と、該整流器の出力側に接続され
容量性負荷に電力を供給する出力端と、該出力端とグラ
ンド間に接続されたスイッチング素子と、同じく出力端
とグランド間に接続された電圧検出回路と、該電圧検出
回路の出力を第１の基準電圧と比較する第１のコンパレ
ータと、前記電圧検出回路の出力を第２の基準電圧と比
較する第２のコンパレータと、第１のコンパレータの出
力，第２のコンパレータの出力，第２のカウンタの出力
に応じてコンバータトランスの１次側に供給される第３
のカウンタの出力，第４のカウンタの出力を制御し、ま
た第２のカウンタの出力で前記スイッチング素子を制御
する制御手段とを備えた電源装置であって、前記制御手
段は、前記電圧検出回路の出力が、第１の基準電圧に達
するまでは、第３のカウンタの出力を前記コンバータト
ランスの１次側に供給し、第１の基準電圧を超え第２の
基準電圧に達するまでは、第３のカウンタの出力のかわ
りに第４のカウンタの出力を該コンバータトランスの１
次側に供給し、更に第２の基準電圧を超えると第４のカ
ウンタの出力を該コンバータトランスの１次側に供給す
るのを停止するものであることを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071948A JPH04308457A (ja) | 1991-04-05 | 1991-04-05 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071948A JPH04308457A (ja) | 1991-04-05 | 1991-04-05 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04308457A true JPH04308457A (ja) | 1992-10-30 |
Family
ID=13475222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071948A Withdrawn JPH04308457A (ja) | 1991-04-05 | 1991-04-05 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04308457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010200427A (ja) * | 2009-02-24 | 2010-09-09 | Seiko Epson Corp | 電源装置、およびその駆動方法、電源装置を備えた光源装置、電子機器 |
-
1991
- 1991-04-05 JP JP3071948A patent/JPH04308457A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010200427A (ja) * | 2009-02-24 | 2010-09-09 | Seiko Epson Corp | 電源装置、およびその駆動方法、電源装置を備えた光源装置、電子機器 |
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