JPH04308475A - インバータ装置及びその信号レベル変換回路 - Google Patents
インバータ装置及びその信号レベル変換回路Info
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- JPH04308475A JPH04308475A JP3072773A JP7277391A JPH04308475A JP H04308475 A JPH04308475 A JP H04308475A JP 3072773 A JP3072773 A JP 3072773A JP 7277391 A JP7277391 A JP 7277391A JP H04308475 A JPH04308475 A JP H04308475A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/538—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はインバータ装置に関し、
特に駆動電源及び制御電源の立ち上げ時に生じる制御手
段の論理不定状態において、インバータ出力段の上下ア
ーム素子が同時点弧することを防止し、駆動電源の電圧
が許容値以上に高くなった場合にインバータの出力を停
止させる方法に関する。
特に駆動電源及び制御電源の立ち上げ時に生じる制御手
段の論理不定状態において、インバータ出力段の上下ア
ーム素子が同時点弧することを防止し、駆動電源の電圧
が許容値以上に高くなった場合にインバータの出力を停
止させる方法に関する。
【０００２】
【従来の技術】パワースイッチング素子を２個直列に接
続したインバータ装置において、マイコン等の制御手段
から各スイッチング素子のゲート、或いはベース駆動回
路に信号を伝達する方法として従来、フォトカプラやパ
ルストランス等の絶縁手段を介する方法が一般的である
。これは、上アームの駆動回路に伝達すべき信号の基準
電位が０Ｖから主電源の電圧値まで変動するためフロー
ティング電圧に対するレベルシフト手段が必要なことと
、信頼性の点から制御手段と駆動回路を絶縁することが
理由である。こうした絶縁手段を用いて駆動回路に信号
を伝達する方法の例として、電子技術１９８６年１１月
号ｐ７６図９（ｄ）に記載されるようなフォトカプラを
用いた駆動回路があげられる。この回路は、駆動電源の
電圧が所定の値よりも低い場合においては、フォトカプ
ラを動作させるための電源も低いためカプラはオン状態
にならず出力段スイッチング素子もオフ状態に維持され
る。こうした駆動回路を上下アームスイッチング素子に
備えていれば、電源立ち上げ時においても両スイッチン
グ素子が同時点弧して短絡を生じることはない。
続したインバータ装置において、マイコン等の制御手段
から各スイッチング素子のゲート、或いはベース駆動回
路に信号を伝達する方法として従来、フォトカプラやパ
ルストランス等の絶縁手段を介する方法が一般的である
。これは、上アームの駆動回路に伝達すべき信号の基準
電位が０Ｖから主電源の電圧値まで変動するためフロー
ティング電圧に対するレベルシフト手段が必要なことと
、信頼性の点から制御手段と駆動回路を絶縁することが
理由である。こうした絶縁手段を用いて駆動回路に信号
を伝達する方法の例として、電子技術１９８６年１１月
号ｐ７６図９（ｄ）に記載されるようなフォトカプラを
用いた駆動回路があげられる。この回路は、駆動電源の
電圧が所定の値よりも低い場合においては、フォトカプ
ラを動作させるための電源も低いためカプラはオン状態
にならず出力段スイッチング素子もオフ状態に維持され
る。こうした駆動回路を上下アームスイッチング素子に
備えていれば、電源立ち上げ時においても両スイッチン
グ素子が同時点弧して短絡を生じることはない。
【０００３】近年、パワースイッチング素子とその駆動
回路を集積回路化したパワーＩＣが開発されており、出
力段がインバータ構成になった例も数多い。こうしたＩ
Ｃ化されたインバータの例としてモ−タコン予稿集１９
８７年９月ｐｐ４１２−４１６（ＭＯＴＯＲ−ＣＯＮ，
Ｓｅｐｔｅｍｂｅｒ １９８７ Ｐｒｏｃｅｅｄｉｎｇ
ｓ）があげられる。図８にその機能ブロックを示す。一
般的に、ＩＣ化されたインバータでは、上述のような絶
縁手段は集積回路化に適さないため内蔵されておらず、
回路的な手法で駆動回路への信号伝達を行なっている。 一方、上下アームスイッチング素子の同時点弧を防止す
るため、図８の例ではイネーブル端子が設けられており
、この端子への入力信号がハイレベルにならない限り、
上下アームのスイッチング素子はいずれもオン状態には
ならない。
回路を集積回路化したパワーＩＣが開発されており、出
力段がインバータ構成になった例も数多い。こうしたＩ
Ｃ化されたインバータの例としてモ−タコン予稿集１９
８７年９月ｐｐ４１２−４１６（ＭＯＴＯＲ−ＣＯＮ，
Ｓｅｐｔｅｍｂｅｒ １９８７ Ｐｒｏｃｅｅｄｉｎｇ
ｓ）があげられる。図８にその機能ブロックを示す。一
般的に、ＩＣ化されたインバータでは、上述のような絶
縁手段は集積回路化に適さないため内蔵されておらず、
回路的な手法で駆動回路への信号伝達を行なっている。 一方、上下アームスイッチング素子の同時点弧を防止す
るため、図８の例ではイネーブル端子が設けられており
、この端子への入力信号がハイレベルにならない限り、
上下アームのスイッチング素子はいずれもオン状態には
ならない。
【０００４】
【発明が解決しようとする課題】しかしながら、イネー
ブル信号を入力されるロジックを始めとして、全てのロ
ジック回路は電源電圧が所定の値に達していないと動作
不定状態に陥り、上下アームスイッチング素子を同時に
点弧させる誤動作の可能性もある。こうした電源電圧不
足によるロジック動作不定の状態は、制御電源立ち上げ
時、或いは制御電源の瞬停時等に生じ、誤動作を防止す
る対策が必要である。
ブル信号を入力されるロジックを始めとして、全てのロ
ジック回路は電源電圧が所定の値に達していないと動作
不定状態に陥り、上下アームスイッチング素子を同時に
点弧させる誤動作の可能性もある。こうした電源電圧不
足によるロジック動作不定の状態は、制御電源立ち上げ
時、或いは制御電源の瞬停時等に生じ、誤動作を防止す
る対策が必要である。
【０００５】本発明の目的は、インバータ装置の電源立
ち上げ時等に生じるロジック動作不定状態において、ロ
ジック回路と各スイッチング素子の駆動回路の間に設け
た信号レベル変換回路がロジック信号の状態によらず、
上下アームスイッチング素子を同時に点弧させない誤点
弧防止法を提供することにある。
ち上げ時等に生じるロジック動作不定状態において、ロ
ジック回路と各スイッチング素子の駆動回路の間に設け
た信号レベル変換回路がロジック信号の状態によらず、
上下アームスイッチング素子を同時に点弧させない誤点
弧防止法を提供することにある。
【０００６】一方、スイッチング素子の駆動電源電圧が
許容値以上に上昇する場合には、素子の信頼性、或いは
負荷短絡時の短絡電流の増加等の点で問題がある。本発
明のもう一つの目的は、上記レベル変換回路を用いて駆
動電圧過大の状態を保護することにある。
許容値以上に上昇する場合には、素子の信頼性、或いは
負荷短絡時の短絡電流の増加等の点で問題がある。本発
明のもう一つの目的は、上記レベル変換回路を用いて駆
動電圧過大の状態を保護することにある。
【０００７】
【課題を解決するための手段】上記目的は、制御手段と
駆動回路の間に設ける信号レベル変換回路において、上
下アームスイッチング素子をそれぞれオン状態にするた
めの信号レベル変換回路の出力ロジックを、いずれか一
方のスイッチング素子は正論理（ハイレベルでオン）で
駆動し、他方のスイッチング素子は負論理（ローレベル
でオン）で駆動するようにして、駆動電源の電圧が所定
の値に達していない期間は、上記上下アームスイッチン
グ素子に対する信号レベル変換回路の出力ロジックをい
ずれもハイ、又はローレベルに維持することで達成され
る。また、駆動電源電圧が許容値以上に上昇する場合に
も、同様にして上下アームスイッチング素子に対する信
号レベル変換回路の出力ロジックをいずれもハイ、又は
ローレベルに維持することにより達成される。
駆動回路の間に設ける信号レベル変換回路において、上
下アームスイッチング素子をそれぞれオン状態にするた
めの信号レベル変換回路の出力ロジックを、いずれか一
方のスイッチング素子は正論理（ハイレベルでオン）で
駆動し、他方のスイッチング素子は負論理（ローレベル
でオン）で駆動するようにして、駆動電源の電圧が所定
の値に達していない期間は、上記上下アームスイッチン
グ素子に対する信号レベル変換回路の出力ロジックをい
ずれもハイ、又はローレベルに維持することで達成され
る。また、駆動電源電圧が許容値以上に上昇する場合に
も、同様にして上下アームスイッチング素子に対する信
号レベル変換回路の出力ロジックをいずれもハイ、又は
ローレベルに維持することにより達成される。
【０００８】
【作用】上下アームスイッチング素子をそれぞれオン状
態にするための信号レベル変換回路の出力ロジックを、
いずれか一方のスイッチング素子は正論理で駆動し、他
方のスイッチング素子は負論理で駆動するようにし、駆
動電源の電圧が所定の値に達していない期間には制御手
段への入力信号に関わらず、上下アームスイッチング素
子に対する信号レベル変換回路の出力ロジックをいずれ
もハイ、又はローレベルに維持すると、一方のスイッチ
ング素子はオン状態となるが他方のスイッチング素子は
オフ状態であるため、同時点弧による電源短絡は生じな
い。また、駆動電源電圧が許容値以上に上昇する場合に
も制御手段への入力信号に関わらず、上下アームスイッ
チング素子に対する信号レベル変換回路の出力ロジック
をいずれもハイ、又はローレベルに維持すると、いずれ
か一方のスイッチング素子はオフ状態になるためインバ
ータの出力電流は遮断され、それ以降の短絡の発生は起
こらず、駆動電源電圧の上昇による短絡電流の増加の問
題は解消される。
態にするための信号レベル変換回路の出力ロジックを、
いずれか一方のスイッチング素子は正論理で駆動し、他
方のスイッチング素子は負論理で駆動するようにし、駆
動電源の電圧が所定の値に達していない期間には制御手
段への入力信号に関わらず、上下アームスイッチング素
子に対する信号レベル変換回路の出力ロジックをいずれ
もハイ、又はローレベルに維持すると、一方のスイッチ
ング素子はオン状態となるが他方のスイッチング素子は
オフ状態であるため、同時点弧による電源短絡は生じな
い。また、駆動電源電圧が許容値以上に上昇する場合に
も制御手段への入力信号に関わらず、上下アームスイッ
チング素子に対する信号レベル変換回路の出力ロジック
をいずれもハイ、又はローレベルに維持すると、いずれ
か一方のスイッチング素子はオフ状態になるためインバ
ータの出力電流は遮断され、それ以降の短絡の発生は起
こらず、駆動電源電圧の上昇による短絡電流の増加の問
題は解消される。
【０００９】
【実施例】図１に本発明による信号レベル変換回路を備
えたインバータ装置の一実施例を示す。図１において、
ＱＴ，ＱＢのスイッチング素子からなるインバータは主
電源１３から加えられる直流電圧Ｅを交流電圧に変換す
る。ＱＴ，ＱＢはそれぞれ駆動回路１０と８でオン或い
はオフの状態に制御される。ここで、上アーム駆動回路
１０にはレベルシフト回路９により電圧レベルを変換し
た信号を伝達する。ＱＴ，ＱＢ はそれぞれ駆動電源１
２と１４の電圧をゲート，エミッタ間に印加されターン
オンする。
えたインバータ装置の一実施例を示す。図１において、
ＱＴ，ＱＢのスイッチング素子からなるインバータは主
電源１３から加えられる直流電圧Ｅを交流電圧に変換す
る。ＱＴ，ＱＢはそれぞれ駆動回路１０と８でオン或い
はオフの状態に制御される。ここで、上アーム駆動回路
１０にはレベルシフト回路９により電圧レベルを変換し
た信号を伝達する。ＱＴ，ＱＢ はそれぞれ駆動電源１
２と１４の電圧をゲート，エミッタ間に印加されターン
オンする。
【００１０】制御回路７は制御電源１１を電源とし、入
力信号Ｓｉｎに応じてＱＢ，ＱＴをオン或いはオフ状態
とするためのロジック信号を発生する。尚、制御電源１
１の電圧は駆動電源１２の電圧に比べて小さいものとす
る。
力信号Ｓｉｎに応じてＱＢ，ＱＴをオン或いはオフ状態
とするためのロジック信号を発生する。尚、制御電源１
１の電圧は駆動電源１２の電圧に比べて小さいものとす
る。
【００１１】以上は一般的なインバータ回路に共通な構
成要素である。ここで、本発明では、制御回路１１が出
力するＱＢ，ＱＴをオン或いはオフ状態とするためのロ
ジック信号を破線で囲んだ回路構成の信号レベル変換回
路１−１，１−２を介して駆動回路８とレベルシフト回
路９にそれぞれを伝達する。信号レベル変換回路は、駆
動電源１２に直列に接続されたｐチャンネルＭＯＳＦＥ
Ｔ３とｎチャンネルＭＯＳＦＥＴ２、これらのＭＯＳＦ
ＥＴに共通なドレイン端子の電圧を入力とした駆動電源
１２に直列に接続されたＣＭＯＳロジックインバータ（
ｐチャンネルＭＯＳＦＥＴ４とｎチャンネルＭＯＳＦＥ
Ｔ５）、及びｎチャンネルＭＯＳＦＥＴ２のドレイン，
ソース間に接続された抵抗６で構成される。ｐチャンネ
ルＭＯＳＦＥＴ３のゲート端子は制御電源１１の正極に
接続され、ｐチャンネルＭＯＳＦＥＴ３のゲート，ソー
ス間には駆動電源１２の電圧Ｖｃｃと、制御電源１１の
電圧ＶＤＤの電圧差が印加される。また、ｎチャンネル
ＭＯＳＦＥＴ２のゲート，ソース間には制御回路が出力
する電圧振幅がＶＤＤのロジック信号が印加される。
成要素である。ここで、本発明では、制御回路１１が出
力するＱＢ，ＱＴをオン或いはオフ状態とするためのロ
ジック信号を破線で囲んだ回路構成の信号レベル変換回
路１−１，１−２を介して駆動回路８とレベルシフト回
路９にそれぞれを伝達する。信号レベル変換回路は、駆
動電源１２に直列に接続されたｐチャンネルＭＯＳＦＥ
Ｔ３とｎチャンネルＭＯＳＦＥＴ２、これらのＭＯＳＦ
ＥＴに共通なドレイン端子の電圧を入力とした駆動電源
１２に直列に接続されたＣＭＯＳロジックインバータ（
ｐチャンネルＭＯＳＦＥＴ４とｎチャンネルＭＯＳＦＥ
Ｔ５）、及びｎチャンネルＭＯＳＦＥＴ２のドレイン，
ソース間に接続された抵抗６で構成される。ｐチャンネ
ルＭＯＳＦＥＴ３のゲート端子は制御電源１１の正極に
接続され、ｐチャンネルＭＯＳＦＥＴ３のゲート，ソー
ス間には駆動電源１２の電圧Ｖｃｃと、制御電源１１の
電圧ＶＤＤの電圧差が印加される。また、ｎチャンネル
ＭＯＳＦＥＴ２のゲート，ソース間には制御回路が出力
する電圧振幅がＶＤＤのロジック信号が印加される。
【００１２】この信号レベル変換回路１はｐチャンネル
ＭＯＳＦＥＴ３のゲート，ソース間にＶｃｃとＶＤＤの
電圧差（Ｖｃｃ−ＶＤＤ）が印加された状態で、制御回
路からｎチャンネルＭＯＳＦＥＴ２のゲート，ソース間
にハイレベルのロジック信号（電圧振幅ＶＤＤ）が印加
されると、３と２に共通なドレイン端子の電圧はローレ
ベル（０Ｖ）になり、ＣＭＯＳロジックインバータの出
力はハイレベル（Ｖｃｃ）になる。一方、ｎチャンネル
ＭＯＳＦＥＴ２のゲート，ソース間にローレベルの信号
（０Ｖ）が印加されると、ＣＭＯＳインバータの出力は
ローレベル（０Ｖ）となる。
ＭＯＳＦＥＴ３のゲート，ソース間にＶｃｃとＶＤＤの
電圧差（Ｖｃｃ−ＶＤＤ）が印加された状態で、制御回
路からｎチャンネルＭＯＳＦＥＴ２のゲート，ソース間
にハイレベルのロジック信号（電圧振幅ＶＤＤ）が印加
されると、３と２に共通なドレイン端子の電圧はローレ
ベル（０Ｖ）になり、ＣＭＯＳロジックインバータの出
力はハイレベル（Ｖｃｃ）になる。一方、ｎチャンネル
ＭＯＳＦＥＴ２のゲート，ソース間にローレベルの信号
（０Ｖ）が印加されると、ＣＭＯＳインバータの出力は
ローレベル（０Ｖ）となる。
【００１３】このように、本発明による信号レベル変換
回路は、駆動電源１２、及び制御電源１１の電圧が所定
の値においては、制御回路出力信号の電圧振幅を増幅し
、駆動回路８、或いはレベルシフト回路９に伝達する働
きを持つ。ここで、ＱＢ，ＱＴをオン状態にする時のレ
ベル変換回路１−１，１−２の出力論理は、本発明が目
的とする駆動電源１２，制御電源１１の電圧低下時の論
理不定による同時点弧防止にとって非常に重要である。 本発明では、レベル変換回路１−１の出力がハイレベル
の場合にＱＢ がオンし、レベル変換回路１−２の出力
がローレベルの場合にＱＴ がオンするというように、
ＱＢ，ＱＴのいずれか一方のスイッチング素子はレベル
変換回路の出力が正論理、他方のスイッチング素子はレ
ベル変換回路の出力が負論理でオンするように駆動回路
，レベルシフト回路を構成することを特徴とする。
回路は、駆動電源１２、及び制御電源１１の電圧が所定
の値においては、制御回路出力信号の電圧振幅を増幅し
、駆動回路８、或いはレベルシフト回路９に伝達する働
きを持つ。ここで、ＱＢ，ＱＴをオン状態にする時のレ
ベル変換回路１−１，１−２の出力論理は、本発明が目
的とする駆動電源１２，制御電源１１の電圧低下時の論
理不定による同時点弧防止にとって非常に重要である。 本発明では、レベル変換回路１−１の出力がハイレベル
の場合にＱＢ がオンし、レベル変換回路１−２の出力
がローレベルの場合にＱＴ がオンするというように、
ＱＢ，ＱＴのいずれか一方のスイッチング素子はレベル
変換回路の出力が正論理、他方のスイッチング素子はレ
ベル変換回路の出力が負論理でオンするように駆動回路
，レベルシフト回路を構成することを特徴とする。
【００１４】次に、信号レベル変換回路１−１，１−２
の動作原理を図２を用いて説明する。図２（ａ）で、破
線で囲んだ信号レベル変換回路１の構成は図１の１−１
、または１−２と同じであり、ｐチャンネルＭＯＳＦＥ
Ｔ３のゲート，ソース間電圧をＶＧＰ，制御回路７から
ｎチャンネルＭＯＳＦＥＴ２のゲート，ソース間に印加
される電圧をＶｓ，ＣＭＯＳインバータの出力電圧をＶ
ｏｕｔと表わすものとする。図２（ａ）の構成で図１と
異なるのは、制御電源ＶＤＤを作る基準電圧回路１１で
ある。図１で制御電源１１は駆動電源１２とは独立した
電源であるが、図２（ａ）では基準電圧回路１１は駆動
電源１２を電源とし、駆動電圧Ｖｃｃの電圧より小さく
、Ｖｃｃ＞ＶＤＤの条件においては、Ｖｃｃの電圧変動
に依存しない制御電圧ＶＤＤを作る回路とする。
の動作原理を図２を用いて説明する。図２（ａ）で、破
線で囲んだ信号レベル変換回路１の構成は図１の１−１
、または１−２と同じであり、ｐチャンネルＭＯＳＦＥ
Ｔ３のゲート，ソース間電圧をＶＧＰ，制御回路７から
ｎチャンネルＭＯＳＦＥＴ２のゲート，ソース間に印加
される電圧をＶｓ，ＣＭＯＳインバータの出力電圧をＶ
ｏｕｔと表わすものとする。図２（ａ）の構成で図１と
異なるのは、制御電源ＶＤＤを作る基準電圧回路１１で
ある。図１で制御電源１１は駆動電源１２とは独立した
電源であるが、図２（ａ）では基準電圧回路１１は駆動
電源１２を電源とし、駆動電圧Ｖｃｃの電圧より小さく
、Ｖｃｃ＞ＶＤＤの条件においては、Ｖｃｃの電圧変動
に依存しない制御電圧ＶＤＤを作る回路とする。
【００１５】図２（ｂ）はＶｃｃとＶＤＤ、及び両者の
電圧差であるＶＧＰの関係を表わしている。図に示すよ
うにＶＤＤはＶｃｃが小さい状態ではオフセットを持ち
０Ｖである。このオフセットを過ぎるとＶＤＤはＶｃｃ
に対して指数関数的に上昇し、その後一定電圧に落ち着
く。ここで、ＶＤＤが指数関数的に上昇して行く期間中
は制御回路７にとって電圧源が確立されていない論理不
定状態にある。本発明では、ＶＤＤとＶｃｃの電圧がそ
れぞれ確立されたかどうかを判定するために両者の電圧
差であるＶＧＰを用いる。ＶＧＰとＶｃｃの関係は、同
図に破線で示すような特性となる。ここで、ＶＤＤとＶ
ｃｃの電圧がいずれも確立されていない期間では，ＶＧ
Ｐは図中に一点鎖線で示すｐチャンネルＭＯＳＦＥＴ３
のゲートしきい値電圧Ｖｔｈｐ 以下であるように設定
する。
電圧差であるＶＧＰの関係を表わしている。図に示すよ
うにＶＤＤはＶｃｃが小さい状態ではオフセットを持ち
０Ｖである。このオフセットを過ぎるとＶＤＤはＶｃｃ
に対して指数関数的に上昇し、その後一定電圧に落ち着
く。ここで、ＶＤＤが指数関数的に上昇して行く期間中
は制御回路７にとって電圧源が確立されていない論理不
定状態にある。本発明では、ＶＤＤとＶｃｃの電圧がそ
れぞれ確立されたかどうかを判定するために両者の電圧
差であるＶＧＰを用いる。ＶＧＰとＶｃｃの関係は、同
図に破線で示すような特性となる。ここで、ＶＤＤとＶ
ｃｃの電圧がいずれも確立されていない期間では，ＶＧ
Ｐは図中に一点鎖線で示すｐチャンネルＭＯＳＦＥＴ３
のゲートしきい値電圧Ｖｔｈｐ 以下であるように設定
する。
【００１６】次に、図２（ｃ）にはＣＭＯＳインバータ
の出力電圧Ｖｏｕｔ とＶｃｃの関係を示す。図（ｃ）
で、制御回路７からｎチャンネルＭＯＳＦＥＴ２のゲー
トに印加されるロジック信号Ｖｓはローレベル、即ち０
Ｖであるものとする。この結果、ｎチャンネルＭＯＳＦ
ＥＴ２はオフ状態にあり、図（ｂ）に示したＶＧＰ＜Ｖ
ｔｈｐ の範囲ではｐチャンネルＭＯＳＦＥＴ３もまた
オフ状態にある。この時、ｎチャンネルＭＯＳＦＥＴ２
に並列に接続された抵抗６の値がオフ状態にあるｐチャ
ンネルＭＯＳＦＥＴ３の抵抗値より小さければ、ＣＭＯ
Ｓインバータ（４と５）のゲート電圧はローレベルとな
る。この結果、図示するようにＶｃｃがｐチャンネルＭ
ＯＳＦＥＴ４のゲートしきい値電圧Ｖｔｈｐより大きい
範囲では、出力Ｖｏｕｔはハイレベルになる。図（ｃ）
で、Ｖｃｃ＞Ｖｔｈｐ，ＶＧＰ＜Ｖｔｈｐの範囲ではＶ
ｏｕｔの電圧はＶｃｃに等しいが、これはＶｏｕｔが制
御回路７からの信号Ｖｓに関係せずハイレベルであるこ
とを示している。
の出力電圧Ｖｏｕｔ とＶｃｃの関係を示す。図（ｃ）
で、制御回路７からｎチャンネルＭＯＳＦＥＴ２のゲー
トに印加されるロジック信号Ｖｓはローレベル、即ち０
Ｖであるものとする。この結果、ｎチャンネルＭＯＳＦ
ＥＴ２はオフ状態にあり、図（ｂ）に示したＶＧＰ＜Ｖ
ｔｈｐ の範囲ではｐチャンネルＭＯＳＦＥＴ３もまた
オフ状態にある。この時、ｎチャンネルＭＯＳＦＥＴ２
に並列に接続された抵抗６の値がオフ状態にあるｐチャ
ンネルＭＯＳＦＥＴ３の抵抗値より小さければ、ＣＭＯ
Ｓインバータ（４と５）のゲート電圧はローレベルとな
る。この結果、図示するようにＶｃｃがｐチャンネルＭ
ＯＳＦＥＴ４のゲートしきい値電圧Ｖｔｈｐより大きい
範囲では、出力Ｖｏｕｔはハイレベルになる。図（ｃ）
で、Ｖｃｃ＞Ｖｔｈｐ，ＶＧＰ＜Ｖｔｈｐの範囲ではＶ
ｏｕｔの電圧はＶｃｃに等しいが、これはＶｏｕｔが制
御回路７からの信号Ｖｓに関係せずハイレベルであるこ
とを示している。
【００１７】その後、Ｖｃｃの増加に依存してＶＤＤが
上昇しその電圧が制御回路７のロジックを確立させるに
必要な電圧値以上になった時、ＶＧＰ＞Ｖｔｈｐ の条
件が満足されるようにＶｔｈｐ を選んでおく。この結
果、ｐチャンネルＭＯＳＦＥＴ３はオン状態になり、そ
の抵抗が抵抗６の値より小さく設定されていれば、ＣＭ
ＯＳインバータのゲート電圧はハイレベル、Ｖｏｕｔ
は制御回路７からの指令通りにローレベルになる。
上昇しその電圧が制御回路７のロジックを確立させるに
必要な電圧値以上になった時、ＶＧＰ＞Ｖｔｈｐ の条
件が満足されるようにＶｔｈｐ を選んでおく。この結
果、ｐチャンネルＭＯＳＦＥＴ３はオン状態になり、そ
の抵抗が抵抗６の値より小さく設定されていれば、ＣＭ
ＯＳインバータのゲート電圧はハイレベル、Ｖｏｕｔ
は制御回路７からの指令通りにローレベルになる。
【００１８】このように、本発明による信号レベル変換
回路の出力電圧Ｖｏｕｔは電源１１，１２が確立されて
いないＶＧＰ＜Ｖｔｈｐ の範囲では、制御回路７から
の信号Ｖｓに関係せずハイレベルを維持し、この期間中
、図１に示したインバータ装置で正論理で駆動されるＱ
Ｂはオン状態となるが、負論理駆動のＱＴはオフ状態で
あり、同時点弧が発生することはない。
回路の出力電圧Ｖｏｕｔは電源１１，１２が確立されて
いないＶＧＰ＜Ｖｔｈｐ の範囲では、制御回路７から
の信号Ｖｓに関係せずハイレベルを維持し、この期間中
、図１に示したインバータ装置で正論理で駆動されるＱ
Ｂはオン状態となるが、負論理駆動のＱＴはオフ状態で
あり、同時点弧が発生することはない。
【００１９】次に、本発明による信号レベル変換回路の
他の実施例とその動作原理を図３に示す。図３（ａ）の
構成で、ｐチャンネルＭＯＳＦＥＴ３，ｎチャンネルＭ
ＯＳＦＥＴ２、及びＣＭＯＳインバータ（４，５）の接
続は図２（ａ）の実施例と同じであり、ｐチャンネルＭ
ＯＳＦＥＴ３のゲート，ソース間電圧をＶＧＰ、制御回
路７からｎチャンネルＭＯＳＦＥＴ２のゲート，ソース
間に印加される電圧をＶｓ、ＣＭＯＳインバータの出力
電圧をＶｏｕｔと表わすことについても図２（ａ）と同
様である。図２（ａ）の構成と異なるのは、ｎチャンネ
ルＭＯＳＦＥＴ２のドレイン，ソース間に並列に接続さ
れた抵抗６が図３（ａ）ではｎチャンネルＭＯＳＦＥＴ
１５になっている点である。ｎチャンネルＭＯＳＦＥＴ
１５のゲート端子はＣＭＯＳインバータの出力端子に接
続している。
他の実施例とその動作原理を図３に示す。図３（ａ）の
構成で、ｐチャンネルＭＯＳＦＥＴ３，ｎチャンネルＭ
ＯＳＦＥＴ２、及びＣＭＯＳインバータ（４，５）の接
続は図２（ａ）の実施例と同じであり、ｐチャンネルＭ
ＯＳＦＥＴ３のゲート，ソース間電圧をＶＧＰ、制御回
路７からｎチャンネルＭＯＳＦＥＴ２のゲート，ソース
間に印加される電圧をＶｓ、ＣＭＯＳインバータの出力
電圧をＶｏｕｔと表わすことについても図２（ａ）と同
様である。図２（ａ）の構成と異なるのは、ｎチャンネ
ルＭＯＳＦＥＴ２のドレイン，ソース間に並列に接続さ
れた抵抗６が図３（ａ）ではｎチャンネルＭＯＳＦＥＴ
１５になっている点である。ｎチャンネルＭＯＳＦＥＴ
１５のゲート端子はＣＭＯＳインバータの出力端子に接
続している。
【００２０】図３（ｂ）に示すＶｃｃとＶＤＤ、及びＶ
ＧＰの関係は図２（ｂ）と同じであり、説明は省略する
。
ＧＰの関係は図２（ｂ）と同じであり、説明は省略する
。
【００２１】図３（ｃ）に示すＣＭＯＳインバータの出
力電圧Ｖｏｕｔ とＶｃｃの関係は図２（ｃ）と異なっ
ている。ここでも、図２（ｃ）と同様に制御回路７から
ｎチャンネルＭＯＳＦＥＴ２のゲートに印加されるロジ
ック信号Ｖｓはローレベルであるものとする。
力電圧Ｖｏｕｔ とＶｃｃの関係は図２（ｃ）と異なっ
ている。ここでも、図２（ｃ）と同様に制御回路７から
ｎチャンネルＭＯＳＦＥＴ２のゲートに印加されるロジ
ック信号Ｖｓはローレベルであるものとする。
【００２２】図３（ｃ）においても、Ｖｓはローレベル
であることからｎチャンネルＭＯＳＦＥＴ２はオフ状態
にあり、図３（ｂ）に示したＶＧＰ＜Ｖｔｈｐ の範囲
ではｐチャンネルＭＯＳＦＥＴ３もまたオフ状態にある
。この時、ｎチャンネルＭＯＳＦＥＴ１５がオフ状態に
あるとすればＣＭＯＳインバータ（４と５）のゲート電
圧はハイ或いはローレベルのいずれの状態にも固定され
ておらず、その出力Ｖｏｕｔ は０ＶとＶｃｃの間で不
定状態となる。但し、Ｖｏｕｔ は駆動電源電圧Ｖｃｃ
の増加に依存して上昇し、Ｖｏｕｔの電圧がｎチャンネ
ルＭＯＳＦＥＴ１５のゲートしきい値電圧Ｖｔｈｎを越
えるとｎチャンネルＭＯＳＦＥＴ１５はオン状態となる
。この結果、ＣＭＯＳインバータのゲート端子はローレ
ベルとなり、その出力Ｖｏｕｔ は不定状態を脱してハ
イレベルに固定される。このＶｏｕｔ がハイレベルの
状態は図２（ｃ）と同様に駆動電源１２と基準電圧回路
１１の電圧が確立しＶＧＰ＞Ｖｔｈｐとなるまで続く。
であることからｎチャンネルＭＯＳＦＥＴ２はオフ状態
にあり、図３（ｂ）に示したＶＧＰ＜Ｖｔｈｐ の範囲
ではｐチャンネルＭＯＳＦＥＴ３もまたオフ状態にある
。この時、ｎチャンネルＭＯＳＦＥＴ１５がオフ状態に
あるとすればＣＭＯＳインバータ（４と５）のゲート電
圧はハイ或いはローレベルのいずれの状態にも固定され
ておらず、その出力Ｖｏｕｔ は０ＶとＶｃｃの間で不
定状態となる。但し、Ｖｏｕｔ は駆動電源電圧Ｖｃｃ
の増加に依存して上昇し、Ｖｏｕｔの電圧がｎチャンネ
ルＭＯＳＦＥＴ１５のゲートしきい値電圧Ｖｔｈｎを越
えるとｎチャンネルＭＯＳＦＥＴ１５はオン状態となる
。この結果、ＣＭＯＳインバータのゲート端子はローレ
ベルとなり、その出力Ｖｏｕｔ は不定状態を脱してハ
イレベルに固定される。このＶｏｕｔ がハイレベルの
状態は図２（ｃ）と同様に駆動電源１２と基準電圧回路
１１の電圧が確立しＶＧＰ＞Ｖｔｈｐとなるまで続く。
【００２３】ここで説明を簡単化するため、出力Ｖｏｕ
ｔ が０ＶとＶｃｃの間で不定状態である期間は、ｐチ
ャンネルＭＯＳＦＥＴ４とｎチャンネルＭＯＳＦＥＴ５
でＶｃｃが均等に分圧され、Ｖｏｕｔ の値はＶｃｃ／
２であるものと仮定する。この仮定によれば、本実施例
のＶｏｕｔの特性は図３（ｃ）に示すようにＶｏｕｔが
Ｖｓに依存せずハイレベルとなる期間は、Ｖｃｃ＞２Ｖ
ｔｈｎの条件とＶＧＰ＜Ｖｔｈｐの条件で囲まれた期間
であることがわかる。この期間が図２（ｃ）とは異なっ
ている。
ｔ が０ＶとＶｃｃの間で不定状態である期間は、ｐチ
ャンネルＭＯＳＦＥＴ４とｎチャンネルＭＯＳＦＥＴ５
でＶｃｃが均等に分圧され、Ｖｏｕｔ の値はＶｃｃ／
２であるものと仮定する。この仮定によれば、本実施例
のＶｏｕｔの特性は図３（ｃ）に示すようにＶｏｕｔが
Ｖｓに依存せずハイレベルとなる期間は、Ｖｃｃ＞２Ｖ
ｔｈｎの条件とＶＧＰ＜Ｖｔｈｐの条件で囲まれた期間
であることがわかる。この期間が図２（ｃ）とは異なっ
ている。
【００２４】このように、本発明による信号レベル変換
回路の出力電圧Ｖｏｕｔ はＶｃｃ＞２Ｖｔｈｎ、及び
ＶＧＰ＜Ｖｔｈｐの両条件で囲まれた、電源電圧が確立
されていない範囲では、制御回路７からの信号Ｖｓに関
係せずハイレベルを維持し、この期間中、図１に示した
インバータ装置で正論理で駆動されるＱＢ はオン状態
となるが、負論理駆動のＱＴはオフ状態であり、同時点
弧が発生することはない。
回路の出力電圧Ｖｏｕｔ はＶｃｃ＞２Ｖｔｈｎ、及び
ＶＧＰ＜Ｖｔｈｐの両条件で囲まれた、電源電圧が確立
されていない範囲では、制御回路７からの信号Ｖｓに関
係せずハイレベルを維持し、この期間中、図１に示した
インバータ装置で正論理で駆動されるＱＢ はオン状態
となるが、負論理駆動のＱＴはオフ状態であり、同時点
弧が発生することはない。
【００２５】図２（ａ）の構成ではｐチャンネルＭＯＳ
ＦＥＴ３がオンした後、その電流が抵抗６に流れ込み、
省電力化を図るには抵抗６の値をかなりの高抵抗にする
必要がある。しかしながら、こうした高抵抗は回路をＩ
Ｃ化する場合にはチップ面積を増加させる。その点、図
３（ａ）では、抵抗６の代わりにｎチャンネルＭＯＳＦ
ＥＴ１５を用いており、ＩＣ化に適した回路であること
が特徴である。
ＦＥＴ３がオンした後、その電流が抵抗６に流れ込み、
省電力化を図るには抵抗６の値をかなりの高抵抗にする
必要がある。しかしながら、こうした高抵抗は回路をＩ
Ｃ化する場合にはチップ面積を増加させる。その点、図
３（ａ）では、抵抗６の代わりにｎチャンネルＭＯＳＦ
ＥＴ１５を用いており、ＩＣ化に適した回路であること
が特徴である。
【００２６】以上が、駆動電源、及び制御電源の電圧が
低い場合に起こる制御回路の論理不定によるインバータ
上下アームスイッチング素子の同時点弧を防止する信号
レベル変換回路である。ここで、本発明による信号レベ
ル変換回路が特徴とする別の効果について述べる。
低い場合に起こる制御回路の論理不定によるインバータ
上下アームスイッチング素子の同時点弧を防止する信号
レベル変換回路である。ここで、本発明による信号レベ
ル変換回路が特徴とする別の効果について述べる。
【００２７】図４は駆動電源の電圧が許容値以上になっ
た場合に、上下アームスイッチング素子のいずれか一方
をオフ状態にするレベル変換回路の構成とその動作原理
を示す。尚、本実施例においても、先の実施例と同様に
上下アームスイッチング素子のいずれか一方は正論理駆
動、他方は負論理駆動とすることを前提とする。
た場合に、上下アームスイッチング素子のいずれか一方
をオフ状態にするレベル変換回路の構成とその動作原理
を示す。尚、本実施例においても、先の実施例と同様に
上下アームスイッチング素子のいずれか一方は正論理駆
動、他方は負論理駆動とすることを前提とする。
【００２８】図４（ａ）に示す回路構成は図２（ａ）に
示したものと同一であり、本発明ではその動作が異なる
。まず、図４（ｂ）には図２（ｂ）と同じように、駆動
電源電圧Ｖｃｃと基準電圧回路の出力電圧ＶＤＤの関係
、及びとｐチャンネルＭＯＳＦＥＴのゲート，ソ−ス間
に印加されるＶｃｃとＶＤＤの電圧差ＶＧＰの関係を示
す。
示したものと同一であり、本発明ではその動作が異なる
。まず、図４（ｂ）には図２（ｂ）と同じように、駆動
電源電圧Ｖｃｃと基準電圧回路の出力電圧ＶＤＤの関係
、及びとｐチャンネルＭＯＳＦＥＴのゲート，ソ−ス間
に印加されるＶｃｃとＶＤＤの電圧差ＶＧＰの関係を示
す。
【００２９】同図で、Ｖｃｃ′は駆動電源の定格出力電
圧、Ｖｂは駆動電源の許容電圧を表わすものとする。こ
こで、本実施例の動作を述べる前に駆動電源の許容電圧
Ｖｂについて説明する。
圧、Ｖｂは駆動電源の許容電圧を表わすものとする。こ
こで、本実施例の動作を述べる前に駆動電源の許容電圧
Ｖｂについて説明する。
【００３０】一般に、パワ−ＭＯＳＦＥＴやＩＧＢＴ等
の電圧駆動型素子ではゲート端子に印加される駆動電圧
は高いほど素子のオン抵抗は低く、低損失化に効果があ
る。また、これらの素子はゲート電圧で決まる飽和電流
以上の電流を流さないため、負荷短絡事故等においても
素子自身で電流を制限する自己限流作用を持つ。しかし
ながら、ゲート電圧が高すぎると飽和電流も大きくなり
、上述の負荷短絡時には過大な電流が流れ危険である。 また、これらの素子のゲート，ソ−ス（ＩＧＢＴの場合
はゲート，エミッタ）間の耐電圧はドレイン，ソ−ス（
コレクタ，エミッタ）間の耐電圧ほど高くない。そこで
、高すぎるゲート電圧は素子の信頼性を低下させる恐れ
がある。そこで、ここでは上記２点の理由からゲート電
圧の上限を決め、低い方の値を許容電圧と定義するもの
である。
の電圧駆動型素子ではゲート端子に印加される駆動電圧
は高いほど素子のオン抵抗は低く、低損失化に効果があ
る。また、これらの素子はゲート電圧で決まる飽和電流
以上の電流を流さないため、負荷短絡事故等においても
素子自身で電流を制限する自己限流作用を持つ。しかし
ながら、ゲート電圧が高すぎると飽和電流も大きくなり
、上述の負荷短絡時には過大な電流が流れ危険である。 また、これらの素子のゲート，ソ−ス（ＩＧＢＴの場合
はゲート，エミッタ）間の耐電圧はドレイン，ソ−ス（
コレクタ，エミッタ）間の耐電圧ほど高くない。そこで
、高すぎるゲート電圧は素子の信頼性を低下させる恐れ
がある。そこで、ここでは上記２点の理由からゲート電
圧の上限を決め、低い方の値を許容電圧と定義するもの
である。
【００３１】図４（ｂ）において、基準電圧回路１１の
出力電圧ＶＤＤは、図２（ｂ）に示したようにＶｃｃの
立上り時においてはＶｃｃに依存して指数関数的に増加
するが、Ｖｃｃが充分大きくなると一定値に落ち着く。 また、その後はＶｃｃが増加しても一定値を維持し、こ
こではＶＤＤが一定値を維持した状態を示している。或
いは、ＶＤＤが基準電圧回路の電圧ではなく、図１に示
したように独立な電圧源としても同様な特性が得られる
。
出力電圧ＶＤＤは、図２（ｂ）に示したようにＶｃｃの
立上り時においてはＶｃｃに依存して指数関数的に増加
するが、Ｖｃｃが充分大きくなると一定値に落ち着く。 また、その後はＶｃｃが増加しても一定値を維持し、こ
こではＶＤＤが一定値を維持した状態を示している。或
いは、ＶＤＤが基準電圧回路の電圧ではなく、図１に示
したように独立な電圧源としても同様な特性が得られる
。
【００３２】ＶｃｃとＶＤＤの電圧差ＶＧＰは図に破線
で示すように、Ｖｃｃの増加に依存して上昇して行く。 ここで、ＶＧＰをゲート，ソ−ス間に印加されたｐチャ
ンネルＭＯＳＦＥＴ３のオン抵抗をＲｐ、制御回路７か
らハイレベルのロジック電圧（Ｖｓ＝ＶＤＤ）を印加さ
れた時のｎチャンネルＭＯＳＦＥＴ２のオン抵抗をＲｎ
、抵抗６の抵抗値をＲ６とする。図２（ｃ）で述べたよ
うに、本レベル変換回路は、制御回路７からハイレベル
のロジック信号が印加されるとその出力Ｖｏｕｔ はハ
イレベルになることから、本来、ＲｐはＲｎとＲ６の並
列抵抗値より高く設計される。しかしながら、ＶＧＰが
増加するにつれてＲｐは減少し、やがてＲｐはＲｎとＲ
６の並列抵抗値より低くなる。この時のＶＧＰの値をＶ
ｏと表わすものとする。ここで、本発明の目的を達成す
るために重要なこととして、ＶＧＰがＶｏに達するとき
のＶｃｃの電圧は上述の定格電圧Ｖｃｃ′より大きく、
かつ許容電圧Ｖｂより小さくなるようにｐチャンネルＭ
ＯＳＦＥＴ３とｎチャンネルＭＯＳＦＥＴ２を選ぶこと
である。
で示すように、Ｖｃｃの増加に依存して上昇して行く。 ここで、ＶＧＰをゲート，ソ−ス間に印加されたｐチャ
ンネルＭＯＳＦＥＴ３のオン抵抗をＲｐ、制御回路７か
らハイレベルのロジック電圧（Ｖｓ＝ＶＤＤ）を印加さ
れた時のｎチャンネルＭＯＳＦＥＴ２のオン抵抗をＲｎ
、抵抗６の抵抗値をＲ６とする。図２（ｃ）で述べたよ
うに、本レベル変換回路は、制御回路７からハイレベル
のロジック信号が印加されるとその出力Ｖｏｕｔ はハ
イレベルになることから、本来、ＲｐはＲｎとＲ６の並
列抵抗値より高く設計される。しかしながら、ＶＧＰが
増加するにつれてＲｐは減少し、やがてＲｐはＲｎとＲ
６の並列抵抗値より低くなる。この時のＶＧＰの値をＶ
ｏと表わすものとする。ここで、本発明の目的を達成す
るために重要なこととして、ＶＧＰがＶｏに達するとき
のＶｃｃの電圧は上述の定格電圧Ｖｃｃ′より大きく、
かつ許容電圧Ｖｂより小さくなるようにｐチャンネルＭ
ＯＳＦＥＴ３とｎチャンネルＭＯＳＦＥＴ２を選ぶこと
である。
【００３３】以上のように信号レベル変換回路を構成す
ると、その動作は図４（ｃ）に示すようになる。この図
は、制御回路７からハイレベルのロジック電圧がｎチャ
ンネルＭＯＳＦＥＴ２のゲートに印加された状態を表わ
しており、本来、出力Ｖｏｕｔ はハイレベル（Ｖｏｕ
ｔ ＝Ｖｃｃ）になるものであるが、ＶＧＰ＞Ｖｏにお
いては、制御回路からのロジック電圧に依存せず、Ｖｏ
ｕｔはローレベルとなっている。
ると、その動作は図４（ｃ）に示すようになる。この図
は、制御回路７からハイレベルのロジック電圧がｎチャ
ンネルＭＯＳＦＥＴ２のゲートに印加された状態を表わ
しており、本来、出力Ｖｏｕｔ はハイレベル（Ｖｏｕ
ｔ ＝Ｖｃｃ）になるものであるが、ＶＧＰ＞Ｖｏにお
いては、制御回路からのロジック電圧に依存せず、Ｖｏ
ｕｔはローレベルとなっている。
【００３４】このように、本発明の信号レベル変換回路
によれば、Ｖｃｃが許容電圧Ｖｂに達する前に、上下ア
ームスイッチング素子に対するレベル変換回路出力をロ
ーレベルにして、いずれか一方の正論理駆動の素子をオ
フ状態とし、インバータの出力を遮断することが特徴で
ある。
によれば、Ｖｃｃが許容電圧Ｖｂに達する前に、上下ア
ームスイッチング素子に対するレベル変換回路出力をロ
ーレベルにして、いずれか一方の正論理駆動の素子をオ
フ状態とし、インバータの出力を遮断することが特徴で
ある。
【００３５】図５は、本発明による信号レベル変換回路
を三相インバータ装置に適用した例である。図５で下ア
ーム駆動回路８，レベルシフト９，上アーム駆動回路１
０からなる構成を一相分駆動回路１６−１とし、同じ構
成の回路を１６−２，１６−３に備える。制御回路７の
電源である制御電源ＶＤＤ１１は駆動電源Ｖｃｃ１２に
比べて小さい電圧を出力する。制御回路７がＵ相下アー
ム素子ＱＢＵを駆動する信号は、図２、或いは図３に示
した構成と同様なレベル変換回路１−１で電圧振幅が駆
動電源Ｖｃｃに等しいロジック信号に変換され、下アー
ム駆動回路８に伝達される。同じく、Ｕ相上アーム素子
ＱＴＵを駆動する信号は、レベル変換回路１−２で電圧
振幅が駆動電源Ｖｃｃ１２に等しいロジック信号に変換
され、レベルシフト９に伝達される。ここで、下アーム
駆動回路８はレベル変換回路１−１からハイレベルの信
号を受けた時ＱＢＵをオンさせる正論理駆動であり、レ
ベルシフト９はレベル変換回路１−２からローレベルの
信号を受けた時ＱＴＵをオンさせる負論理駆動である。 同様に、レベル変換回路１−３，１−５はそれぞれＱＢ
Ｗ，ＱＢＷに正論理の駆動信号を伝達し、変換回路１−
４，１−６はＱＴＶ，ＱＴＷに負論理の駆動信号を伝達
する。
を三相インバータ装置に適用した例である。図５で下ア
ーム駆動回路８，レベルシフト９，上アーム駆動回路１
０からなる構成を一相分駆動回路１６−１とし、同じ構
成の回路を１６−２，１６−３に備える。制御回路７の
電源である制御電源ＶＤＤ１１は駆動電源Ｖｃｃ１２に
比べて小さい電圧を出力する。制御回路７がＵ相下アー
ム素子ＱＢＵを駆動する信号は、図２、或いは図３に示
した構成と同様なレベル変換回路１−１で電圧振幅が駆
動電源Ｖｃｃに等しいロジック信号に変換され、下アー
ム駆動回路８に伝達される。同じく、Ｕ相上アーム素子
ＱＴＵを駆動する信号は、レベル変換回路１−２で電圧
振幅が駆動電源Ｖｃｃ１２に等しいロジック信号に変換
され、レベルシフト９に伝達される。ここで、下アーム
駆動回路８はレベル変換回路１−１からハイレベルの信
号を受けた時ＱＢＵをオンさせる正論理駆動であり、レ
ベルシフト９はレベル変換回路１−２からローレベルの
信号を受けた時ＱＴＵをオンさせる負論理駆動である。 同様に、レベル変換回路１−３，１−５はそれぞれＱＢ
Ｗ，ＱＢＷに正論理の駆動信号を伝達し、変換回路１−
４，１−６はＱＴＶ，ＱＴＷに負論理の駆動信号を伝達
する。
【００３６】その他の構成として、コンデンサ１８は上
アーム駆動回路に共通な電源、上アーム電源自給回路１
７はコンデンサ１８を充電させる手段であり、また、制
御回路７はマイコン１９から信号を入力される。尚、こ
こでは、Ｕ相出力端子から負荷２０を通ってＶ相出力端
子に流れ込む電流をＩで表す。
アーム駆動回路に共通な電源、上アーム電源自給回路１
７はコンデンサ１８を充電させる手段であり、また、制
御回路７はマイコン１９から信号を入力される。尚、こ
こでは、Ｕ相出力端子から負荷２０を通ってＶ相出力端
子に流れ込む電流をＩで表す。
【００３７】次に、図６を用いて本実施例の特徴である
駆動電源低下時の動作を説明する。図６で、駆動電源Ｖ
ｃｃは本来、電圧が一定であるが、ここでは途中で電圧
が低下し、その後一定電圧に回復するものとする。これ
に対して、制御電源はＶｃｃの電圧低下期間中において
も一定な電圧ＶＤＤを維持する。この結果、図２に示し
たレベル変換回路内のｐチャンネルＭＯＳＦＥＴ３のゲ
ート電圧ＶＧＰ（但し、ＶＧＰは前述のようにＶｃｃと
ＶＤＤの電圧差に等しい）は、Ｖｃｃの電圧低下に依存
して減少する。 ここでは、時刻ｔ１からｔ２までの期間はＶＧＰはｐチ
ャンネルＭＯＳＦＥＴ３のゲートしきい値電圧Ｖｔｈｐ
以下になるものとする。
駆動電源低下時の動作を説明する。図６で、駆動電源Ｖ
ｃｃは本来、電圧が一定であるが、ここでは途中で電圧
が低下し、その後一定電圧に回復するものとする。これ
に対して、制御電源はＶｃｃの電圧低下期間中において
も一定な電圧ＶＤＤを維持する。この結果、図２に示し
たレベル変換回路内のｐチャンネルＭＯＳＦＥＴ３のゲ
ート電圧ＶＧＰ（但し、ＶＧＰは前述のようにＶｃｃと
ＶＤＤの電圧差に等しい）は、Ｖｃｃの電圧低下に依存
して減少する。 ここでは、時刻ｔ１からｔ２までの期間はＶＧＰはｐチ
ャンネルＭＯＳＦＥＴ３のゲートしきい値電圧Ｖｔｈｐ
以下になるものとする。
【００３８】マイコン１９から制御回路７に入力される
各素子の駆動指令として、図６ではＱＴＵとＱＢＶをオ
ンさせる信号が入力されているとすると、レベル変換回
路１−１から１−６はＶＧＰ＜Ｖｔｈｐ となる期間中
、入力信号に関係無くハイレベル状態を維持する。この
ため、本来、負論理駆動であるレベル変換回路１−４の
出力はハイレベルに変わり、ＱＴＵはオフ状態とする。 また、上記期間中は負荷電流Ｉは遮断される。なお、こ
こで負荷には通常ファン等を駆動するモータが接続され
るが、特にモータ内に前記インバータを内蔵できるため
、エヤーコンディショナ等に用いることにより装置の小
型化を図ることができる。
各素子の駆動指令として、図６ではＱＴＵとＱＢＶをオ
ンさせる信号が入力されているとすると、レベル変換回
路１−１から１−６はＶＧＰ＜Ｖｔｈｐ となる期間中
、入力信号に関係無くハイレベル状態を維持する。この
ため、本来、負論理駆動であるレベル変換回路１−４の
出力はハイレベルに変わり、ＱＴＵはオフ状態とする。 また、上記期間中は負荷電流Ｉは遮断される。なお、こ
こで負荷には通常ファン等を駆動するモータが接続され
るが、特にモータ内に前記インバータを内蔵できるため
、エヤーコンディショナ等に用いることにより装置の小
型化を図ることができる。
【００３９】以上のように、本発明によるレベル変換回
路を用いたインバータ装置では駆動電源の電圧が低下し
た際に、入力信号に関わらず各相の上下アーム出力段素
子のいずれか一方の素子をオフ状態に維持し、負荷電流
を安全に遮断させる効果を持つ。
路を用いたインバータ装置では駆動電源の電圧が低下し
た際に、入力信号に関わらず各相の上下アーム出力段素
子のいずれか一方の素子をオフ状態に維持し、負荷電流
を安全に遮断させる効果を持つ。
【００４０】図７には駆動電源電圧が一定で、制御電源
の電圧ＶＤＤが低下した時の動作を示す。この場合には
、ｐチャンネルＭＯＳＦＥＴ３のゲート電圧ＶＧＰは、
ＶＤＤの電圧低下に依存して増加する。尚、図７では、
時刻ｔ３からｔ４までの期間はＶＧＰは図４に示したＶ
Ｏ 以上になるものとする。この結果、マイコン１９か
ら制御回路７に入力される各素子の駆動指令としてＱＴ
ＵとＱＢＶをオンさせる信号が入力されている状態にお
いても、図４の説明で述べたようにレベル変換回路１−
１から１−６はＶＧＰ＞ＶＯ となる期間中、入力信号
に関係無くローレベル状態を維持する。このため、正論
理駆動であるレベル変換回路１−１の出力はローレベル
に変わり、ＱＢＶはオフ状態となって負荷電流Ｉは遮断
される。
の電圧ＶＤＤが低下した時の動作を示す。この場合には
、ｐチャンネルＭＯＳＦＥＴ３のゲート電圧ＶＧＰは、
ＶＤＤの電圧低下に依存して増加する。尚、図７では、
時刻ｔ３からｔ４までの期間はＶＧＰは図４に示したＶ
Ｏ 以上になるものとする。この結果、マイコン１９か
ら制御回路７に入力される各素子の駆動指令としてＱＴ
ＵとＱＢＶをオンさせる信号が入力されている状態にお
いても、図４の説明で述べたようにレベル変換回路１−
１から１−６はＶＧＰ＞ＶＯ となる期間中、入力信号
に関係無くローレベル状態を維持する。このため、正論
理駆動であるレベル変換回路１−１の出力はローレベル
に変わり、ＱＢＶはオフ状態となって負荷電流Ｉは遮断
される。
【００４１】
【発明の効果】本発明によれば、インバータ装置の駆動
電源或いは制御電源の電圧が低下した際、または、駆動
電源と制御電源の電圧差が許容値以下の場合に、論理不
定状態となっても入力信号に関わらず、上下アームスイ
ッチング素子のいずれか一方はオフ状態に維持され同時
点弧が発生することは無く、装置の安全性を高める効果
がある。
電源或いは制御電源の電圧が低下した際、または、駆動
電源と制御電源の電圧差が許容値以下の場合に、論理不
定状態となっても入力信号に関わらず、上下アームスイ
ッチング素子のいずれか一方はオフ状態に維持され同時
点弧が発生することは無く、装置の安全性を高める効果
がある。
【図１】本発明の一実施例を示すインバータ装置の構成
図である。
図である。
【図２】本発明による信号レベル変換回路の一実施例と
その動作原理図である。
その動作原理図である。
【図３】本発明による信号レベル変換回路の他の実施例
とその動作原理図である。
とその動作原理図である。
【図４】本発明による信号レベル変換回路の他の実施例
とその動作原理図である。
とその動作原理図である。
【図５】本発明の信号レベル変換回路を用いたインバー
タ装置の構成図である。
タ装置の構成図である。
【図６】図５の実施例で駆動電源が瞬停した場合の動作
を表す図である。
を表す図である。
【図７】図５の実施例で制御電源が瞬停した場合の動作
を表す図である。
を表す図である。
【図８】従来のインバータ装置の構成図である。
１…信号レベル変換回路、２，５，１５…ｎチャンネル
ＭＯＳＦＥＴ、３，４…ｐチャンネルＭＯＳＦＥＴ、６
…抵抗、７…制御回路、８…下アーム駆動回路、９…レ
ベルシフト回路、１０…上アーム駆動回路、１１…制御
電源、１２…駆動電源、１３…主電源、１４…上アーム
駆動電源、１６…一相分駆動回路、１７…上アーム電源
自給回路、１８…コンデンサ、１９…マイコン。
ＭＯＳＦＥＴ、３，４…ｐチャンネルＭＯＳＦＥＴ、６
…抵抗、７…制御回路、８…下アーム駆動回路、９…レ
ベルシフト回路、１０…上アーム駆動回路、１１…制御
電源、１２…駆動電源、１３…主電源、１４…上アーム
駆動電源、１６…一相分駆動回路、１７…上アーム電源
自給回路、１８…コンデンサ、１９…マイコン。
Claims (12)
- 【請求項１】主電源に対して直列に接続される第１，第
２のスイッチング素子と、前記第１，第２のスイッチン
グ素子を駆動する第１，第２の駆動回路と、入力信号に
応じて前記第１，第２スイッチング素子をオン、或いは
オフの制御信号を発生する制御手段とを備えたインバー
タ装置において、前記制御手段の出力信号を、前記第１
の駆動回路の電圧に応じた値の信号に増幅して、前記第
１，第２の駆動回路に伝達する信号レベル変換回路を備
え、第１の駆動回路を駆動する電源と、制御回路を駆動
する電源のいずれか一方の電圧が許容値以下の期間は、
前記信号レベル変換回路が前記制御信号に関わらず、前
記第１，第２のスイッチング素子のいずれか一方をオン
、他方をオフとする出力信号を発生することを特徴とす
るインバータ装置。 - 【請求項２】主電源に対して直列に接続される第１，第
２のスイッチング素子と、前記第１，第２のスイッチン
グ素子を駆動する第１，第２駆動回路と、入力信号に応
じて前記第１，第２のスイッチング素子のオン，オフ信
号を発生する制御手段とを備えたインバータ装置におい
て、前記制御手段の出力信号を、前記第１の駆動回路を
駆動する駆動電源の電圧に応じた値の信号に増幅して前
記第１，第２駆動回路に伝達する信号レベル変換回路を
備え、前記駆動電源の電圧と前記制御回路を駆動する電
源の電圧との電圧差が所定の値以下のとき、前記信号レ
ベル変換回路が前記制御手段の出力信号に関わらず、前
記第１，第２スイッチング素子のいずれか一方の素子を
オン、他方の素子をオフ状態に維持することを特徴とす
るインバータ装置。 - 【請求項３】主電源に対して直列に接続される第１，第
２のスイッチング素子と、前記第１，第２のスイッチン
グ素子を駆動する第１，第２の駆動回路と、入力信号に
応じて前記第１，第２のスイッチング素子のオン，オフ
制御信号を発生する制御手段とを備えたインバータ装置
において、前記制御手段の出力信号を前記第１の駆動回
路の駆動電源の電圧に応じた値の信号に増幅して前記第
１，第２駆動回路に伝達する信号レベル変換回路を備え
、前記第１の駆動回路を駆動する電源の電圧が許容電圧
値以上になると、前記信号レベル変換回路が前記制御手
段からの入力信号に関わらず、前記第１，第２スイッチ
ング素子のいずれか一方の素子をオフ状態に維持するこ
とを特徴とするインバータ装置。 - 【請求項４】主電源に対して直列に接続される第１，第
２のスイッチング素子と、前記第１，第２のスイッチン
グ素子を駆動する第１，第２駆動回路と、入力信号に応
じて前記第１，第２のスイッチング素子をオン，オフ制
御する制御手段とを備えたインバータ装置において、前
記制御手段の出力信号を前記第１の駆動回路を駆動する
駆動電源の電圧に応じた値の信号に増幅して前記第１，
第２駆動回路に伝達する信号レベル変換回路を備えると
ともに、前記駆動電源の電圧と前記制御回路の電源の電
圧との電圧差が所定の値以下では、前記レベル変換回路
は前記制御手段の出力信号に関わらず、前記第２スイッ
チング素子をオフ状態に維持し、前記電圧差が許容電圧
値以上になると、前記信号レベル変換回路は前記制御手
段の出力信号に関わらず、前記第１スイッチング素子を
オフ状態にすることを特徴とするインバータ装置。 - 【請求項５】請求項１，２，３または４において、前記
信号レベル変換回路をそれぞれのスイッチング素子に対
応して設けたことを特徴とするインバータ装置。 - 【請求項６】主電源に対して直列に接続される第１，第
２スイッチング素子と、前記第１，第２スイッチング素
子を駆動する第１，第２駆動回路と、入力信号に応じて
前記第１，第２スイッチング素子をオン、或いはオフ状
態を指令する制御手段とを有するインバータ装置内に設
けられ、前記制御手段の出力信号を、第１の駆動回路用
の電源電圧に応じた値の信号に増幅して前記第１，第２
駆動回路に伝達する信号レベル変換回路において、前記
レベル変換回路は２出力端子を備え、前記レベル変換回
路の出力がハイレベルのときに前記第１，第２のスイッ
チング素子のいずれか一方をオン、他方のスイッチング
素子はオフとし、前記レベル変換回路の出力がローレベ
ルで前記他方スイッチング素子のオン、前記一方のスイ
ッチング素子はオフとするとともに、第１の駆動回路用
駆動電源と制御回路用電源のいずれか一方の電圧が許容
値以下の期間は、前記制御回路の出力信号に関わらず、
前記信号レベル変換回路の２出力をハイレベルか、ロー
レベルのいずれか一方の状態に維持することを特徴とす
る信号レベル変換回路。 - 【請求項７】請求項６において、前記信号レベル変換回
路を、それぞれ対応したスイッチング素子に信号を出力
するように各々のスイッチング素子毎に設け、一方のレ
ベル変換回路の出力が第１のスイッチング素子の駆動回
路に入力し、他方のレベル変換回路の出力が第２のスイ
ッチング素子の駆動回路に入力するように接続し、第１
の駆動回路用駆動電源と制御回路用電源のいずれか一方
の電圧が許容値以下の期間は、前記制御回路の出力信号
に関わらず、前記信号レベル変換回路の出力をハイレベ
ルか、ローレベルのいずれか一方の状態に維持すること
を特徴とする信号レベル変換回路。 - 【請求項８】主電源に対して直列に接続される第１，第
２のスイッチング素子と、前記第１，第２のスイッチン
グ素子を駆動する第１，第２駆動回路と、入力信号に応
じて前記第１，第２のスイッチング素子のオン，オフ信
号を発生する制御手段とを備えたインバータ装置に内蔵
され、前記制御手段の出力信号を、前記第１の駆動回路
を駆動する駆動電源の電圧に応じた値の信号に増幅して
前記第１，第２駆動回路に伝達する信号レベル変換回路
において、前記信号レベル変換回路をスイッチング素子
に対応して設け、前記第１スイッチング素子をオン状態
とする第１信号レベル変換回路の出力と、前記第２スイ
ッチング素子をオン状態とする第２信号レベル変換回路
の出力のいずれか一方はハイレベル、他方はローレベル
とし、前記駆動電源の電圧と前記制御回路の電源の電圧
との電圧差が、所定の値以下のとき、前記入力信号に関
わらず、前記第１及び第２信号レベル変換回路の出力ロ
ジックをいずれもハイレベル又はローレベルのいずれか
一方の状態に維持することを特徴とする信号レベル変換
回路。 - 【請求項９】主電源に対して直列に接続される第１，第
２のスイッチング素子と、前記第１，第２のスイッチン
グ素子を駆動する第１，第２駆動回路と、入力信号に応
じて前記第１，第２のスイッチング素子のオン，オフ制
御信号を発生する制御手段とからなるインバータ装置に
設けられ、前記制御手段の出力信号を前記第１の駆動回
路の駆動電源の電圧に応じた値の信号に増幅して前記第
１，第２駆動回路に伝達する第１，第２の信号レベル変
換回路を備え、前記第１のスイッチング素子をオン状態
とする前記第１信号レベル変換回路の出力と、前記第２
スイッチング素子をオン状態とする前記第２信号レベル
変換回路の出力のいずれか一方はハイレベル、他方はロ
ーレベルとするとともに、前記駆動電源の電圧と前記制
御電源の電圧の電圧差が許容電圧値以上では、前記入力
信号に関わらず、前記第１及び第２信号レベル変換回路
の出力をいずれもハイレベル又はローレベルのいずれか
一方の状態に維持することを特徴とする信号レベル変換
回路。 - 【請求項１０】請求項７，請求項８又は請求項９におい
て、前記信号レベル変換回路は、少なくとも前記駆動電
源に直列に接続されたＰチャンネルＭＯＳＦＥＴとＮチ
ャンネルＭＯＳＦＥＴを備え、上記ＰチャンネルＭＯＳ
ＦＥＴのゲート，ソース端子間に前記駆動電源の電圧と
前記制御電源の電圧の差電圧を印加するとともに、上記
ＮチャンネルＭＯＳＦＥＴのゲート，ソース間に前記制
御手段が出力するロジック信号を印加する構成としたこ
とを特徴とする信号レベル変換回路。 - 【請求項１１】請求項１０において、前記信号レベル変
換回路は、前記ＮチャンネルＭＯＳＦＥＴのドレイン，
ソース端子間に並列に抵抗を備えることを特徴とする信
号レベル変換回路。 - 【請求項１２】主電源に対して直列に接続される第１，
第２スイッチング素子と、第１，第２スイッチング素子
を駆動する第１，第２駆動回路と、前記第１，第２スイ
ッチング素子のいずれか一方の駆動電源と、制御手段と
、前記制御手段の電源となる制御電源とを備え、負荷に
電流を供給するインバータ装置において、制御手段と前
記第１，第２駆動回路の間に前記制御手段の出力信号を
、前記第１の駆動回路を駆動する駆動電源の電圧に応じ
た値の信号に増幅して前記第１，第２駆動回路に伝達す
る信号レベル変換回路をスイッチング素子に対応して設
け、前記信号レベル変換回路は、前記第１スイッチング
素子をオン状態とする第１信号レベル変換回路の出力と
、前記第２スイッチング素子をオン状態とする第２信号
レベル変換回路の出力のいずれか一方はハイレベル、他
方はローレベルとし、前記駆動電源、或いは前記制御電
源のいずれか一方の瞬時停止時には前記制御手段からの
駆動信号に関わらず前記負荷への電流供給を停止するこ
とを特徴とするインバータ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07277391A JP3259283B2 (ja) | 1991-04-05 | 1991-04-05 | インバータ装置及びその信号レベル変換回路 |
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| DE4211270A DE4211270C2 (de) | 1991-04-05 | 1992-04-03 | Wechselrichter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH04308475A true JPH04308475A (ja) | 1992-10-30 |
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ID=13499033
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| JP07277391A Expired - Fee Related JP3259283B2 (ja) | 1991-04-05 | 1991-04-05 | インバータ装置及びその信号レベル変換回路 |
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| JP2007006658A (ja) * | 2005-06-27 | 2007-01-11 | Hitachi Ltd | 電界効果型パワー半導体素子とこれを用いた半導体回路 |
| CN112272022A (zh) * | 2020-09-30 | 2021-01-26 | 合肥寰芯微电子科技有限公司 | 一种低功耗外部中断唤醒电路及其控制方法 |
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-
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- 1992-04-03 DE DE4211270A patent/DE4211270C2/de not_active Expired - Fee Related
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| WO2025004325A1 (ja) * | 2023-06-30 | 2025-01-02 | 三菱電機株式会社 | 電力変換装置、モータ駆動装置及び冷凍サイクル適用機器 |
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|---|---|---|---|
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