JPH08111988A - 電力変換装置 - Google Patents
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- JPH08111988A JPH08111988A JP6320846A JP32084694A JPH08111988A JP H08111988 A JPH08111988 A JP H08111988A JP 6320846 A JP6320846 A JP 6320846A JP 32084694 A JP32084694 A JP 32084694A JP H08111988 A JPH08111988 A JP H08111988A
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/38—Means for preventing simultaneous conduction of switches
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- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/538—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
- H02M7/53803—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration with automatic control of output voltage or current
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】半導体素子が動作する前に短絡モードとなるこ
とを検出し、又半導体素子の誤動作による短絡破損を防
止できる電力変換装置を得る。 【構成】半導体素子4U,4X,4V,4Y,4W,4Z を２個直列接続
したアームを３個並列接続してなるインバータ4 と、制
御信号を出力する一次側制御手段7 と、 7とゲート端子
間を電気的に絶縁する絶縁手段12U,12X と、12U,12X を
介して7 から出力された制御信号を、4U,4X の導通信号
とする二次側制御手段13と、各アームの入力側端子の一
端に接続された半導体素子に対して制御信号が7 より出
力されたことを検出する検出回路31と、各アームの入力
側端子の他端に接続された半導体素子に対して制御信号
が7 より出力されたことを検出する検出回路32と、同一
アームの半導体素子に対する制御信号が31,32 によって
同時に検出された際に、同一アームの半導体素子に対す
る制御信号を遮断する遮断回路34を有するもの。
とを検出し、又半導体素子の誤動作による短絡破損を防
止できる電力変換装置を得る。 【構成】半導体素子4U,4X,4V,4Y,4W,4Z を２個直列接続
したアームを３個並列接続してなるインバータ4 と、制
御信号を出力する一次側制御手段7 と、 7とゲート端子
間を電気的に絶縁する絶縁手段12U,12X と、12U,12X を
介して7 から出力された制御信号を、4U,4X の導通信号
とする二次側制御手段13と、各アームの入力側端子の一
端に接続された半導体素子に対して制御信号が7 より出
力されたことを検出する検出回路31と、各アームの入力
側端子の他端に接続された半導体素子に対して制御信号
が7 より出力されたことを検出する検出回路32と、同一
アームの半導体素子に対する制御信号が31,32 によって
同時に検出された際に、同一アームの半導体素子に対す
る制御信号を遮断する遮断回路34を有するもの。
Description
【０００１】
【産業上の利用分野】本発明は、エレベータの制御装
置、電気車の制御装置などに用いられ、自己消弧形の半
導体素子を用いてなる電力変換装置に関する。
置、電気車の制御装置などに用いられ、自己消弧形の半
導体素子を用いてなる電力変換装置に関する。
【０００２】
【従来の技術】図７は、例えばエレベータの制御装置な
どに用いられる電圧形インバータの主回路構成図であ
る。整流器２は入力側が３相交流電源１に接続され、出
力側がコンデンサ３を介してインバータ４に接続されて
いる。インバータ４は複数個のbipolar(junction)trans
istor(Tr) giant transistor(GTR) Insulated gat
e bipolar transi-stor(IGBT) gate turn off trans
istor(GTO) 等の自己消弧形の半導体素子４Ｕ，４Ｘ，
４Ｖ，４Ｙ，４Ｗ，４Ｚとから構成されている。半導体
素子４Ｕは半導体素子４Ｘに直列に接続される。半導体
素子４Ｖは半導体素子４Ｙに直列に接続される。半導体
素子４Ｗは半導体素子４Ｚに直列に接続される。
どに用いられる電圧形インバータの主回路構成図であ
る。整流器２は入力側が３相交流電源１に接続され、出
力側がコンデンサ３を介してインバータ４に接続されて
いる。インバータ４は複数個のbipolar(junction)trans
istor(Tr) giant transistor(GTR) Insulated gat
e bipolar transi-stor(IGBT) gate turn off trans
istor(GTO) 等の自己消弧形の半導体素子４Ｕ，４Ｘ，
４Ｖ，４Ｙ，４Ｗ，４Ｚとから構成されている。半導体
素子４Ｕは半導体素子４Ｘに直列に接続される。半導体
素子４Ｖは半導体素子４Ｙに直列に接続される。半導体
素子４Ｗは半導体素子４Ｚに直列に接続される。
【０００３】誘導電動機５のＵ相は半導体素子４Ｕと半
導体素子４Ｘとの接続点に、Ｖ相は半導体素子４Ｖと半
導体素子４Ｙとの接続点にＷ相は半導体素子４Ｗと半導
体素子４Ｚとの接続点に接続される。制御装置１００は
インバータ４を構成する半導体素子４Ｕ，４Ｘ，４Ｖ，
４Ｙ，４Ｗ，４Ｚをオン／オフ制御する導通信号を出力
する。又電流検出器６はコンデンサ３に流れる電流を検
出する。
導体素子４Ｘとの接続点に、Ｖ相は半導体素子４Ｖと半
導体素子４Ｙとの接続点にＷ相は半導体素子４Ｗと半導
体素子４Ｚとの接続点に接続される。制御装置１００は
インバータ４を構成する半導体素子４Ｕ，４Ｘ，４Ｖ，
４Ｙ，４Ｗ，４Ｚをオン／オフ制御する導通信号を出力
する。又電流検出器６はコンデンサ３に流れる電流を検
出する。
【０００４】３相交流電源１は３相交流電圧を整流器２
に供給する。整流器２は３相交流電圧を直流電圧に変換
する。コンデンサ３は直流電圧を平滑化する。インバー
タ４は直流電圧を可変電圧可変周波数の３相交流電圧に
変換する。インバータ４を構成する各半導体素子４Ｕ，
４Ｘ，４Ｖ，４Ｙ，４Ｗ，４Ｚは制御装置１００から出
力される導通信号によりオン／オフ制御され、例えば４
Ｕ，４Ｗ，４Ｙ→４Ｕ，４Ｚ，４Ｙ→４Ｕ，４Ｚ，４Ｖ
→４Ｘ，４Ｚ，４Ｖ→４Ｘ，４Ｗ，４Ｖ→４Ｘ，４Ｗ，
４Ｙの順番でスイッチングされる。４Ｕ−４Ｘ，４Ｖ−
４Ｙ，４Ｗ−４Ｚの組合せの半導体素子は同時にオンさ
れないように制御される。
に供給する。整流器２は３相交流電圧を直流電圧に変換
する。コンデンサ３は直流電圧を平滑化する。インバー
タ４は直流電圧を可変電圧可変周波数の３相交流電圧に
変換する。インバータ４を構成する各半導体素子４Ｕ，
４Ｘ，４Ｖ，４Ｙ，４Ｗ，４Ｚは制御装置１００から出
力される導通信号によりオン／オフ制御され、例えば４
Ｕ，４Ｗ，４Ｙ→４Ｕ，４Ｚ，４Ｙ→４Ｕ，４Ｚ，４Ｖ
→４Ｘ，４Ｚ，４Ｖ→４Ｘ，４Ｗ，４Ｖ→４Ｘ，４Ｗ，
４Ｙの順番でスイッチングされる。４Ｕ−４Ｘ，４Ｖ−
４Ｙ，４Ｗ−４Ｚの組合せの半導体素子は同時にオンさ
れないように制御される。
【０００５】図８は制御装置１００の構成図である。例
として半導体素子４Ｕに対するオン／オフ制御について
説明する。制御装置１００は一次側制御装置７と絶縁装
置１２と二次側制御装置１３とから構成されている。
として半導体素子４Ｕに対するオン／オフ制御について
説明する。制御装置１００は一次側制御装置７と絶縁装
置１２と二次側制御装置１３とから構成されている。
【０００６】一次側制御装置７は、電源Ｐ１５、制御信
号出力回路８、トランジスタドライバ９、制限抵抗１
０，１１を備えている。制御信号出力回路８は図示しな
い各種制御回路から得られた半導体素子４Ｕ，４Ｘ，４
Ｖ，４Ｙ，４Ｗ，４Ｚを導通させるための制御信号を出
力するものである。
号出力回路８、トランジスタドライバ９、制限抵抗１
０，１１を備えている。制御信号出力回路８は図示しな
い各種制御回路から得られた半導体素子４Ｕ，４Ｘ，４
Ｖ，４Ｙ，４Ｗ，４Ｚを導通させるための制御信号を出
力するものである。
【０００７】ここで、図示しない各種制御回路は、誘導
電動機５の回転数を制御する速度制御回路、誘導電動機
５へ流れる電流を制御する電流制御回路、ＰＷＭ（Puls
e w-ide modulation ）制御回路等である。
電動機５の回転数を制御する速度制御回路、誘導電動機
５へ流れる電流を制御する電流制御回路、ＰＷＭ（Puls
e w-ide modulation ）制御回路等である。
【０００８】トランジスタドライバ９は制御信号出力回
路８から制御信号が出力された際にオンする。絶縁装置
２は一次側制御装置７と二次側制御装置１３とを絶縁す
るもので、例えば発光素子１２ａと受光素子１２ｂとか
らなるフォトカプラで構成される。
路８から制御信号が出力された際にオンする。絶縁装置
２は一次側制御装置７と二次側制御装置１３とを絶縁す
るもので、例えば発光素子１２ａと受光素子１２ｂとか
らなるフォトカプラで構成される。
【０００９】二次側制御装置１３は、トランジスタ１４
ａ，１４ｂが直列接続されてなる電流増幅回路１４、ト
ランジスタ１４ａ，１４ｂの接続点と半導体素子４Ｕの
導通制御端子との間に接続される制限抵抗１５、半導体
素子４Ｕに対して＋（プラス）の電位又は−（マイナ
ス）の電位をかける＋（プラス）に充電されたコンデン
サ１６ａ及び−（マイナス）に充電されたコンデンサ１
６ｂを備えている。
ａ，１４ｂが直列接続されてなる電流増幅回路１４、ト
ランジスタ１４ａ，１４ｂの接続点と半導体素子４Ｕの
導通制御端子との間に接続される制限抵抗１５、半導体
素子４Ｕに対して＋（プラス）の電位又は−（マイナ
ス）の電位をかける＋（プラス）に充電されたコンデン
サ１６ａ及び−（マイナス）に充電されたコンデンサ１
６ｂを備えている。
【００１０】図示しない各種制御回路から得られた制御
信号が制御信号出力回路８から出力されると、トランジ
スタドライバ９がオンする。すると、電源Ｐ１５−電線
１０１−発光素子１２ａ−制限抵抗１１−電線１０１−
制限抵抗１０−トランジスタドライバ９の経路で電流が
流れる。発光素子１２ａが発光すると受光素子１２ｂが
オンし、コンデンサ１６ａに充電された電荷がトランジ
スタ１４ａ−制限抵抗１５−半導体素子４Ｕのゲート端
子にかかり、半導体素子４Ｕがオンする。
信号が制御信号出力回路８から出力されると、トランジ
スタドライバ９がオンする。すると、電源Ｐ１５−電線
１０１−発光素子１２ａ−制限抵抗１１−電線１０１−
制限抵抗１０−トランジスタドライバ９の経路で電流が
流れる。発光素子１２ａが発光すると受光素子１２ｂが
オンし、コンデンサ１６ａに充電された電荷がトランジ
スタ１４ａ−制限抵抗１５−半導体素子４Ｕのゲート端
子にかかり、半導体素子４Ｕがオンする。
【００１１】
【発明が解決しようとする課題】しかしながら、制御信
号出力回路８から図示しない各種制御回路の誤動作によ
り誤って制御信号が出力されてトランジスタドライバ９
がオンすると、半導体素子４Ｕ−４Ｘ，４Ｖ−４Ｙ，４
Ｗ−４Ｚの各組合せが同時にオンする場合があった。
号出力回路８から図示しない各種制御回路の誤動作によ
り誤って制御信号が出力されてトランジスタドライバ９
がオンすると、半導体素子４Ｕ−４Ｘ，４Ｖ−４Ｙ，４
Ｗ−４Ｚの各組合せが同時にオンする場合があった。
【００１２】又電源Ｐ１５にのるノイズの影響により誤
って発光素子１２ａが発光し受光素子１２ｂがオンした
場合にも、上述した半導体素子の組合せが同時にオンす
る場合があった。このように半導体素子４Ｕ−４Ｘ，４
Ｖ−４Ｙ，４Ｗ−４Ｚの各組合せが同時にオンした場
合、図７のコンデンサ３が短絡される。このためコンデ
ンサ３に充電された電荷が瞬時に同時に点弧した組の半
導体素子に流れ込むため、半導体素子が破壊してしまう
という問題があった。
って発光素子１２ａが発光し受光素子１２ｂがオンした
場合にも、上述した半導体素子の組合せが同時にオンす
る場合があった。このように半導体素子４Ｕ−４Ｘ，４
Ｖ−４Ｙ，４Ｗ−４Ｚの各組合せが同時にオンした場
合、図７のコンデンサ３が短絡される。このためコンデ
ンサ３に充電された電荷が瞬時に同時に点弧した組の半
導体素子に流れ込むため、半導体素子が破壊してしまう
という問題があった。
【００１３】この半導体素子の破壊を防止するために、
従来コンデンサ３を流れる電流を電流検出器６で検出
し、この検出値により半導体素子４Ｕ−４Ｘ，４Ｖ−４
Ｙ，４Ｗ−４Ｚの同時点弧による短絡を検出して同時点
弧した半導体素子への制御信号を遮断し半導体素子を保
護する方法がある。又特開平３−２７０６９０号公報に
開示されるように半導体素子４Ｕ−４Ｘ，４Ｖ−４Ｙ，
４Ｗ−４Ｚの端子間電圧を監視し、電圧値が極端に低下
した際に同時点弧による短絡を検出して保護を図る方法
もある。
従来コンデンサ３を流れる電流を電流検出器６で検出
し、この検出値により半導体素子４Ｕ−４Ｘ，４Ｖ−４
Ｙ，４Ｗ−４Ｚの同時点弧による短絡を検出して同時点
弧した半導体素子への制御信号を遮断し半導体素子を保
護する方法がある。又特開平３−２７０６９０号公報に
開示されるように半導体素子４Ｕ−４Ｘ，４Ｖ−４Ｙ，
４Ｗ−４Ｚの端子間電圧を監視し、電圧値が極端に低下
した際に同時点弧による短絡を検出して保護を図る方法
もある。
【００１４】しかしながら、上述したように半導体素子
４Ｕ−４Ｘ，４Ｖ−４Ｙ，４Ｗ−４Ｚが同時に点弧した
ことによる短絡電流又は電圧低下を検出してから各半導
体素子の保護を行うのでは、保護を行うまでの間は同時
に点弧した半導体素子に短絡電流が流れることになり、
半導体素子の破損を防止することが難しかった。
４Ｕ−４Ｘ，４Ｖ−４Ｙ，４Ｗ−４Ｚが同時に点弧した
ことによる短絡電流又は電圧低下を検出してから各半導
体素子の保護を行うのでは、保護を行うまでの間は同時
に点弧した半導体素子に短絡電流が流れることになり、
半導体素子の破損を防止することが難しかった。
【００１５】又、短絡電流又は電圧低下の検出感度を高
くすると、ノイズ等の影響による誤検出が発生し、この
様な電圧形インバータを用いる各種機器が誤検出の度に
停止してしまうなどの問題が新たに発生してしまう。
くすると、ノイズ等の影響による誤検出が発生し、この
様な電圧形インバータを用いる各種機器が誤検出の度に
停止してしまうなどの問題が新たに発生してしまう。
【００１６】更に、ＩＧＢＴのように特に高速スイッチ
ング動作を行う半導体素子においては、高速の検出が要
求されるが、現在確実に保護を行う方法は確立されてい
ない。
ング動作を行う半導体素子においては、高速の検出が要
求されるが、現在確実に保護を行う方法は確立されてい
ない。
【００１７】そこで本発明の目的は、半導体素子が誤っ
てオンしてから半導体素子の保護を行うのではなく、半
導体素子が動作する前に短絡モードとなることを検出
し、又半導体素子の誤動作による短絡破損を防止できる
電力変換装置を提供することにある。
てオンしてから半導体素子の保護を行うのではなく、半
導体素子が動作する前に短絡モードとなることを検出
し、又半導体素子の誤動作による短絡破損を防止できる
電力変換装置を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、請求項１に対応する発明は、半導体素子を２個直列
に接続したアームを少なくとも２個並列に接続してなる
変換手段と、前記半導体素子を導通させるための制御信
号を出力する制御手段と、前記制御信号を検出し、同一
アームを構成する前記半導体素子に対する前記制御信号
を同時に検出した際に、前記同一アームの半導体素子に
対する前記制御信号を遮断する保護手段とを有する電力
変換装置である。
め、請求項１に対応する発明は、半導体素子を２個直列
に接続したアームを少なくとも２個並列に接続してなる
変換手段と、前記半導体素子を導通させるための制御信
号を出力する制御手段と、前記制御信号を検出し、同一
アームを構成する前記半導体素子に対する前記制御信号
を同時に検出した際に、前記同一アームの半導体素子に
対する前記制御信号を遮断する保護手段とを有する電力
変換装置である。
【００１９】前記目的を達成するため、請求項２に対応
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続してなる変換手段と、制御信
号を出力する一次側制御手段と、この一次側制御手段と
前記半導体素子のゲート端子間とを電気的に絶縁する絶
縁手段と、この絶縁手段を介して前記一次側制御手段か
ら出力された前記制御信号を、前記半導体素子を導通さ
せる導通信号として出力する二次側制御手段と、各アー
ムの入力側端子の一端に接続された半導体素子に対し
て、前記制御信号が前記一次側制御手段より出力された
ことを検出する第１の検出手段と、各アームの入力側端
子の他端に接続された半導体素子に対して、前記制御信
号が前記一次側制御手段より出力されたことを検出する
第２の検出手段と、同一アームの半導体素子に対する前
記制御信号が前記第１及び第２の検出手段によって同時
に検出された際に、前記同一アームの半導体素子に対す
る前記制御信号を遮断する遮断手段とを有する電力変換
装置である。
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続してなる変換手段と、制御信
号を出力する一次側制御手段と、この一次側制御手段と
前記半導体素子のゲート端子間とを電気的に絶縁する絶
縁手段と、この絶縁手段を介して前記一次側制御手段か
ら出力された前記制御信号を、前記半導体素子を導通さ
せる導通信号として出力する二次側制御手段と、各アー
ムの入力側端子の一端に接続された半導体素子に対し
て、前記制御信号が前記一次側制御手段より出力された
ことを検出する第１の検出手段と、各アームの入力側端
子の他端に接続された半導体素子に対して、前記制御信
号が前記一次側制御手段より出力されたことを検出する
第２の検出手段と、同一アームの半導体素子に対する前
記制御信号が前記第１及び第２の検出手段によって同時
に検出された際に、前記同一アームの半導体素子に対す
る前記制御信号を遮断する遮断手段とを有する電力変換
装置である。
【００２０】前記目的を達成するため、請求項３に対応
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続してなる変換手段と、前記半
導体素子を導通させるための制御信号を出力する制御手
段と、前記制御信号を検出し、同一アームを構成する前
記半導体素子に対する前記制御信号を同時に検出した際
に、前記同一アームの半導体素子に対する前記制御信号
を遮断する遮断手段と、この遮断手段による制御信号の
遮断を解除する解除手段とを有する電力変換装置であ
る。
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続してなる変換手段と、前記半
導体素子を導通させるための制御信号を出力する制御手
段と、前記制御信号を検出し、同一アームを構成する前
記半導体素子に対する前記制御信号を同時に検出した際
に、前記同一アームの半導体素子に対する前記制御信号
を遮断する遮断手段と、この遮断手段による制御信号の
遮断を解除する解除手段とを有する電力変換装置であ
る。
【００２１】前記目的を達成するため、請求項４に対応
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続してなる変換手段と、前記半
導体素子に対するオン／オフ指令を受けて、前記半導体
素子の制御信号を出力する一次側制御手段と、この一次
側制御手段と前記半導体素子のゲート端子間とを電気的
に絶縁する絶縁手段と、この絶縁手段を介して前記一次
側制御手段から出力された前記制御信号を、前記半導体
素子を導通させる導通信号として出力する二次側制御手
段と、各アームの入力側端子の一端に接続された半導体
素子に対して、前記制御信号が前記一次側制御手段より
出力されたことを検出する第１の検出手段と、各アーム
の入力側端子の他端に接続された半導体素子に対して、
前記制御信号が前記一次側制御手段より出力されたこと
を検出する第２の検出手段と、同一アームの半導体素子
に対する前記制御信号が前記第１及び第２の検出手段に
よって同時に検出された際に、前記同一アームの半導体
素子に対する前記制御信号を遮断する遮断手段と、前記
オン／オフ指令より、同一アームの前記半導体素子が同
時にオフする期間を検出した際に、前記遮断手段による
制御信号の遮断を解除する解除手段とを有する電力変換
装置である。
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続してなる変換手段と、前記半
導体素子に対するオン／オフ指令を受けて、前記半導体
素子の制御信号を出力する一次側制御手段と、この一次
側制御手段と前記半導体素子のゲート端子間とを電気的
に絶縁する絶縁手段と、この絶縁手段を介して前記一次
側制御手段から出力された前記制御信号を、前記半導体
素子を導通させる導通信号として出力する二次側制御手
段と、各アームの入力側端子の一端に接続された半導体
素子に対して、前記制御信号が前記一次側制御手段より
出力されたことを検出する第１の検出手段と、各アーム
の入力側端子の他端に接続された半導体素子に対して、
前記制御信号が前記一次側制御手段より出力されたこと
を検出する第２の検出手段と、同一アームの半導体素子
に対する前記制御信号が前記第１及び第２の検出手段に
よって同時に検出された際に、前記同一アームの半導体
素子に対する前記制御信号を遮断する遮断手段と、前記
オン／オフ指令より、同一アームの前記半導体素子が同
時にオフする期間を検出した際に、前記遮断手段による
制御信号の遮断を解除する解除手段とを有する電力変換
装置である。
【００２２】前記目的を達成するため、請求項５に対応
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続した変換手段と、前記半導体
素子を導通させるための制御信号を出力する制御手段
と、前記制御信号を検出し、同一アームを構成する前記
半導体素子に対する前記制御信号を同時に検出した際
に、全ての前記半導体素子に対する前記制御信号を遮断
する保護手段とを有する電力変換装置である。
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続した変換手段と、前記半導体
素子を導通させるための制御信号を出力する制御手段
と、前記制御信号を検出し、同一アームを構成する前記
半導体素子に対する前記制御信号を同時に検出した際
に、全ての前記半導体素子に対する前記制御信号を遮断
する保護手段とを有する電力変換装置である。
【００２３】前記目的を達成するため、請求項６に対応
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続した変換手段と、前記半導体
素子を導通させるための制御信号を出力する制御手段
と、前記制御信号を検出し、同一アームを構成する前記
半導体素子に対する前記制御信号を同時に検出した際
に、全ての前記半導体素子に対する前記制御信号を遮断
する遮断手段と、この遮断手段による制御信号の遮断を
解除する解除手段とを有する電力変換装置である。
する発明は、半導体素子を２個直列に接続したアームを
少なくとも２個並列に接続した変換手段と、前記半導体
素子を導通させるための制御信号を出力する制御手段
と、前記制御信号を検出し、同一アームを構成する前記
半導体素子に対する前記制御信号を同時に検出した際
に、全ての前記半導体素子に対する前記制御信号を遮断
する遮断手段と、この遮断手段による制御信号の遮断を
解除する解除手段とを有する電力変換装置である。
【００２４】前記目的を達成するため、請求項７に対応
する発明は、請求項６記載の電力変換装置において、前
記解除手段は、前記変換手段の入力端子間に接続された
コンデンサに流れる電流を検出する電流検出手段と、こ
の電流検出手段の検出値と予め設定される基準値とを比
較する比較手段と、この比較手段により前記検出値が前
記基準値を越えた際に、前記遮断信号の解除を停止する
判定手段とを有する電力変換装置である。
する発明は、請求項６記載の電力変換装置において、前
記解除手段は、前記変換手段の入力端子間に接続された
コンデンサに流れる電流を検出する電流検出手段と、こ
の電流検出手段の検出値と予め設定される基準値とを比
較する比較手段と、この比較手段により前記検出値が前
記基準値を越えた際に、前記遮断信号の解除を停止する
判定手段とを有する電力変換装置である。
【００２５】前記目的を達成するため、請求項８に対応
する発明は、請求項１乃至請求項７のいずれか一つに記
載の電力変換装置において、前記変換手段は、同一アー
ムの前記半導体素子を交互に導通させることにより、各
アームの前記半導体素子の接続点から交流電力あるいは
直流電力を出力するものであることを特徴とする電力変
換装置である。
する発明は、請求項１乃至請求項７のいずれか一つに記
載の電力変換装置において、前記変換手段は、同一アー
ムの前記半導体素子を交互に導通させることにより、各
アームの前記半導体素子の接続点から交流電力あるいは
直流電力を出力するものであることを特徴とする電力変
換装置である。
【００２６】前記目的を達成するため、請求項９に対応
する発明は、請求項１乃至請求項７のいずれか一つに記
載の電力変換装置において、前記変換手段は、交流電力
を直流電力に変換するコンバータと、このコンバータの
出力端に接続され、前記直流電力を３相交流電力に変換
するインバータとを有する電力変換装置である。
する発明は、請求項１乃至請求項７のいずれか一つに記
載の電力変換装置において、前記変換手段は、交流電力
を直流電力に変換するコンバータと、このコンバータの
出力端に接続され、前記直流電力を３相交流電力に変換
するインバータとを有する電力変換装置である。
【００２７】前記目的を達成するため、請求項１０に対
応する発明は、請求項１乃至請求項７のいずれか一つに
記載の電力変換装置において、前記半導体素子は、自己
消弧形の半導体素子であることを特徴とする電力変換装
置である。
応する発明は、請求項１乃至請求項７のいずれか一つに
記載の電力変換装置において、前記半導体素子は、自己
消弧形の半導体素子であることを特徴とする電力変換装
置である。
【００２８】前記目的を達成するため、請求項１１に対
応する発明は、半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続してなり、同一アームの前
記半導体素子の接続点から交流電力又は直流電力を出力
する変換手段と、前記半導体素子を導通させるための制
御信号を出力する制御手段と、同一アームを構成する前
記半導体素子へ前記制御手段から前記制御信号が同時に
出力されたことを検出したとき、前記変換手段の動作を
停止する保護手段とを有する電力変換装置である。
応する発明は、半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続してなり、同一アームの前
記半導体素子の接続点から交流電力又は直流電力を出力
する変換手段と、前記半導体素子を導通させるための制
御信号を出力する制御手段と、同一アームを構成する前
記半導体素子へ前記制御手段から前記制御信号が同時に
出力されたことを検出したとき、前記変換手段の動作を
停止する保護手段とを有する電力変換装置である。
【００２９】
【作用】請求項１、請求項２、請求項５、請求項８〜請
求項１１のいずれか一つに対応する発明によれば、同一
アームの半導体素子が短絡モードとなる様な状態になっ
た時でも、制御手段又は一次側制御手段から出力される
半導体素子を導通させるための制御信号を常に監視する
ことにより、この制御信号を遮断することができる。従
って同一アームの半導体素子が動作する前にオフ状態と
することができるため、短絡保護を行うことができ、半
導体素子の破損を防ぐことができる。
求項１１のいずれか一つに対応する発明によれば、同一
アームの半導体素子が短絡モードとなる様な状態になっ
た時でも、制御手段又は一次側制御手段から出力される
半導体素子を導通させるための制御信号を常に監視する
ことにより、この制御信号を遮断することができる。従
って同一アームの半導体素子が動作する前にオフ状態と
することができるため、短絡保護を行うことができ、半
導体素子の破損を防ぐことができる。
【００３０】請求項３、請求項４、請求項６、請求項７
のいずれか一つに対応する発明によれば、解除手段を備
えているので、請求項１または請求項２に対応する発明
の作用に加えて、変換手段が正常なことを確認した上
で、遮断手段から出力される遮断信号を解除して変換手
段を再起動させることができる。
のいずれか一つに対応する発明によれば、解除手段を備
えているので、請求項１または請求項２に対応する発明
の作用に加えて、変換手段が正常なことを確認した上
で、遮断手段から出力される遮断信号を解除して変換手
段を再起動させることができる。
【００３１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。 ＜第１実施例＞図１は、本発明の第１実施例である電力
変換装置の要部回路図である。
て説明する。 ＜第１実施例＞図１は、本発明の第１実施例である電力
変換装置の要部回路図である。
【００３２】本実施例は図７に示された半導体素子４
Ｕ，４Ｘの制御装置と保護装置の一実施例である。尚、
半導体素子４Ｖ，４Ｙの制御装置と保護装置、半導体素
子４Ｗ，４Ｚの制御装置と保護装置も同様の構成であ
る。
Ｕ，４Ｘの制御装置と保護装置の一実施例である。尚、
半導体素子４Ｖ，４Ｙの制御装置と保護装置、半導体素
子４Ｗ，４Ｚの制御装置と保護装置も同様の構成であ
る。
【００３３】制御装置１００は一次側制御装置７と絶縁
装置１２Ｕ，１２Ｘと二次側制御装置１３とから構成さ
れている。一次側制御装置７は、電源Ｐ１５、制御信号
出力回路８Ｕ、トランジスタドライバ９Ｕ、制限抵抗１
０Ｕ，１１Ｕ、制御信号出力回路８Ｘ、トランジスタド
ライバ９Ｘ、制限抵抗１０Ｘ，１１Ｘを備えている。
装置１２Ｕ，１２Ｘと二次側制御装置１３とから構成さ
れている。一次側制御装置７は、電源Ｐ１５、制御信号
出力回路８Ｕ、トランジスタドライバ９Ｕ、制限抵抗１
０Ｕ，１１Ｕ、制御信号出力回路８Ｘ、トランジスタド
ライバ９Ｘ、制限抵抗１０Ｘ，１１Ｘを備えている。
【００３４】制御信号出力回路８Ｕは図示しない各種制
御回路から得られた半導体素子４Ｕに対するオン／オフ
指令Ｕと動作開始信号ａ（例えば本装置をエレベータに
適用する場合はエレベータ起動信号）を入力とし、半導
体素子４Ｕを導通させるための制御信号を出力するもの
である。同様に制御信号出力回路８Ｘは半導体素子４Ｘ
に対するオン／オフ指令Ｘと動作開始信号ａを入力と
し、半導体素子４Ｘを導通させるための制御信号を出力
するものである。
御回路から得られた半導体素子４Ｕに対するオン／オフ
指令Ｕと動作開始信号ａ（例えば本装置をエレベータに
適用する場合はエレベータ起動信号）を入力とし、半導
体素子４Ｕを導通させるための制御信号を出力するもの
である。同様に制御信号出力回路８Ｘは半導体素子４Ｘ
に対するオン／オフ指令Ｘと動作開始信号ａを入力と
し、半導体素子４Ｘを導通させるための制御信号を出力
するものである。
【００３５】トランジスタドライバ９Ｕ，９Ｘは制御信
号出力回路８Ｕ，８Ｘから制御信号が出力された際にオ
ンする。絶縁装置１２Ｕ，１２Ｘは一次側制御装置７と
二次側制御装置１３とを絶縁するもので、例えば発光素
子１２Ｕａと受光素子１２Ｕｂ、発光素子１２Ｘａと受
光素子１２Ｘｂとからなるフォトカプラで構成される。
号出力回路８Ｕ，８Ｘから制御信号が出力された際にオ
ンする。絶縁装置１２Ｕ，１２Ｘは一次側制御装置７と
二次側制御装置１３とを絶縁するもので、例えば発光素
子１２Ｕａと受光素子１２Ｕｂ、発光素子１２Ｘａと受
光素子１２Ｘｂとからなるフォトカプラで構成される。
【００３６】二次側制御装置１３は、電流増幅回路１４
Ｕ，１４Ｘ、電流増幅回路１４Ｕ，１４Ｘと半導体素子
４Ｕ，４Ｘのゲート端子との間に接続される制限抵抗１
５Ｕ，１５Ｘを備えている。
Ｕ，１４Ｘ、電流増幅回路１４Ｕ，１４Ｘと半導体素子
４Ｕ，４Ｘのゲート端子との間に接続される制限抵抗１
５Ｕ，１５Ｘを備えている。
【００３７】なお、電流増幅回路１４Ｕ，１４Ｘの詳細
は図８に示した電流増幅回路１４と同様のものであり、
更に半導体素子４Ｕ，４Ｘに対して印加させる電圧源
（図８で示されるコンデンサ１６ａ，１６ｂなど）の図
示は省略している。
は図８に示した電流増幅回路１４と同様のものであり、
更に半導体素子４Ｕ，４Ｘに対して印加させる電圧源
（図８で示されるコンデンサ１６ａ，１６ｂなど）の図
示は省略している。
【００３８】図示しない各種制御回路から得られたオン
／オフ指令Ｕより制御信号出力回路８Ｕから制御信号が
出力されるとトランジスタドライバ９Ｕがオンする。す
ると電源Ｐ１５−電線１０１Ｕ−発光素子１２Ｕａ−制
限抵抗１１Ｕ−電線１０１Ｕ−制限抵抗１０Ｕ−トラン
ジスタドライバ９Ｕの経路で電流が流れる。発光素子１
２Ｕａが発光すると受光素子１２Ｕｂがオンし、電流増
幅回路１４Ｕ、制限抵抗１５Ｕを介して半導体素子４Ｕ
へ導通信号が入力されて半導体素子４Ｕがオンする。
／オフ指令Ｕより制御信号出力回路８Ｕから制御信号が
出力されるとトランジスタドライバ９Ｕがオンする。す
ると電源Ｐ１５−電線１０１Ｕ−発光素子１２Ｕａ−制
限抵抗１１Ｕ−電線１０１Ｕ−制限抵抗１０Ｕ−トラン
ジスタドライバ９Ｕの経路で電流が流れる。発光素子１
２Ｕａが発光すると受光素子１２Ｕｂがオンし、電流増
幅回路１４Ｕ、制限抵抗１５Ｕを介して半導体素子４Ｕ
へ導通信号が入力されて半導体素子４Ｕがオンする。
【００３９】又、同様に図示しない各種制御回路から得
られたオン／オフ指令Ｘより制御信号出力回路８Ｘから
制御信号が出力されるとトランジスタドライバ９Ｘがオ
ンする。すると、電源Ｐ１５−電線１０１Ｘ−発光素子
１２Ｘａ−制限抵抗１１Ｘ−電線１０１Ｘ−制限抵抗１
０Ｘ−トランジスタドライバ９Ｘの経路で電流が流れ
る。発光素子１２Ｘａが発光すると受光素子１２Ｘｂが
オンし、電流増幅回路１４Ｘ、制限抵抗１５Ｘを介して
半導体素子４Ｘへ導通信号が入力されて半導体素子４Ｘ
がオンする。
られたオン／オフ指令Ｘより制御信号出力回路８Ｘから
制御信号が出力されるとトランジスタドライバ９Ｘがオ
ンする。すると、電源Ｐ１５−電線１０１Ｘ−発光素子
１２Ｘａ−制限抵抗１１Ｘ−電線１０１Ｘ−制限抵抗１
０Ｘ−トランジスタドライバ９Ｘの経路で電流が流れ
る。発光素子１２Ｘａが発光すると受光素子１２Ｘｂが
オンし、電流増幅回路１４Ｘ、制限抵抗１５Ｘを介して
半導体素子４Ｘへ導通信号が入力されて半導体素子４Ｘ
がオンする。
【００４０】保護装置３０は、制御信号検出回路３１，
３２、短絡モード検出回路３３、遮断回路３４、デッド
タイム検出回路３５から構成されている。制御信号検出
回路３１は、第１の検出手段を構成するもので、制御信
号出力回路８Ｕから制御信号が出力され、トランジスタ
ドライバ９Ｕがオンしたことを検出した際に、信号
「１」を出力する論理回路である。同様に制御信号検出
回路３２は、第２の検出手段を構成するもので、制御信
号出力回路８Ｘから制御信号が出力され、トランジスタ
ドライバ９Ｘがオンしたことを検出した際に、信号
「１」を出力する論理回路である。
３２、短絡モード検出回路３３、遮断回路３４、デッド
タイム検出回路３５から構成されている。制御信号検出
回路３１は、第１の検出手段を構成するもので、制御信
号出力回路８Ｕから制御信号が出力され、トランジスタ
ドライバ９Ｕがオンしたことを検出した際に、信号
「１」を出力する論理回路である。同様に制御信号検出
回路３２は、第２の検出手段を構成するもので、制御信
号出力回路８Ｘから制御信号が出力され、トランジスタ
ドライバ９Ｘがオンしたことを検出した際に、信号
「１」を出力する論理回路である。
【００４１】短絡モード検出回路３３は、制御信号検出
回路３１，３２からの出力信号を入力とし、制御信号検
出回路３１，３２から信号「１」が出力された際に信号
「０」を出力するナンド（ＮＡＮＤ）回路である。
回路３１，３２からの出力信号を入力とし、制御信号検
出回路３１，３２から信号「１」が出力された際に信号
「０」を出力するナンド（ＮＡＮＤ）回路である。
【００４２】遮断回路３４は、短絡モード検出回路３３
から信号「０」が出力された際に、遮断信号ｇを出力
し、後述するクリア信号が入力されるまで遮断信号ｇを
出力し続けるものである。
から信号「０」が出力された際に、遮断信号ｇを出力
し、後述するクリア信号が入力されるまで遮断信号ｇを
出力し続けるものである。
【００４３】デッドタイム検出回路３５は、解除手段を
構成するもので、図示しない各種制御回路から得られた
オン／オフ指令Ｕ，Ｘを入力とし、オン／オフ指令Ｕ，
Ｘが共にオフ指令の時（半導体素子４Ｕ，４Ｘが共にオ
フする時）にクリア信号として信号「１」を遮断回路３
４に出力するものである。
構成するもので、図示しない各種制御回路から得られた
オン／オフ指令Ｕ，Ｘを入力とし、オン／オフ指令Ｕ，
Ｘが共にオフ指令の時（半導体素子４Ｕ，４Ｘが共にオ
フする時）にクリア信号として信号「１」を遮断回路３
４に出力するものである。
【００４４】次に第１実施例の動作について図２を用い
て説明する。Ａ区間では、制御信号出力回路８Ｕ，８Ｘ
へ図２（ａ），（ｂ）に示される様にオン／オフ指令
Ｕ，Ｘが出力されると、図２（ｃ），（ｄ）に示される
様にトランジスタドライバ９Ｕ，９Ｘが交互にオン／オ
フする。又制御信号検出回路３１，３２は図２（ｅ），
（ｆ）に示される様にトランジスタドライバ９Ｕ，９Ｘ
がオンしたことを検出した際に信号「１」を出力する。
短絡モード検出回路３３は、制御信号検出回路３１，３
２から同時に信号「１」が出力されていないため、図２
（ｇ）に示される様に信号「１」を出力する。従って遮
断回路３４は、図２（ｈ）に示される様に遮断信号ｇを
出力しないため、半導体素子４Ｕ，４Ｘは、図２
（ｊ），（ｋ）に示される様に交互にオン／オフするこ
とになる。又デッドタイム検出回路３５は、図２（ｉ）
に示される様にオン／オフ指令Ｕ，Ｘが共にオフ指令で
ある際に信号「１」を出力する。
て説明する。Ａ区間では、制御信号出力回路８Ｕ，８Ｘ
へ図２（ａ），（ｂ）に示される様にオン／オフ指令
Ｕ，Ｘが出力されると、図２（ｃ），（ｄ）に示される
様にトランジスタドライバ９Ｕ，９Ｘが交互にオン／オ
フする。又制御信号検出回路３１，３２は図２（ｅ），
（ｆ）に示される様にトランジスタドライバ９Ｕ，９Ｘ
がオンしたことを検出した際に信号「１」を出力する。
短絡モード検出回路３３は、制御信号検出回路３１，３
２から同時に信号「１」が出力されていないため、図２
（ｇ）に示される様に信号「１」を出力する。従って遮
断回路３４は、図２（ｈ）に示される様に遮断信号ｇを
出力しないため、半導体素子４Ｕ，４Ｘは、図２
（ｊ），（ｋ）に示される様に交互にオン／オフするこ
とになる。又デッドタイム検出回路３５は、図２（ｉ）
に示される様にオン／オフ指令Ｕ，Ｘが共にオフ指令で
ある際に信号「１」を出力する。
【００４５】次にＢ区間では、図２（ｂ）に示される様
にオン／オフ指令Ｘが誤って出力され、図２（ｄ）に示
される様にトランジスタドライバ９Ｘがオンする。する
と短絡モード検出回路３３は、制御信号検出回路３１，
３２から同時に信号「１」が出力されるため、図２
（ｇ）に示される様に信号「０」を出力する。従って遮
断回路３４は、図２（ｈ）に示される様に遮断信号ｇを
出力する。
にオン／オフ指令Ｘが誤って出力され、図２（ｄ）に示
される様にトランジスタドライバ９Ｘがオンする。する
と短絡モード検出回路３３は、制御信号検出回路３１，
３２から同時に信号「１」が出力されるため、図２
（ｇ）に示される様に信号「０」を出力する。従って遮
断回路３４は、図２（ｈ）に示される様に遮断信号ｇを
出力する。
【００４６】そして、Ｃ区間では遮断信号ｇは図２
（ｉ）に示される様に信号「１」がデッドタイム検出回
路３５から出力されるまで出力される。遮断信号ｇは制
御信号出力回路８Ｕ，８Ｘに入力され、トランジスタド
ライバ９Ｕ，９Ｘに対する制御信号の出力を遮断する。
従ってＢ区間、Ｃ区間に亘って、図２（ｊ），（ｋ）に
示される様に半導体素子４Ｕ，４Ｘをオフすることがで
きる。
（ｉ）に示される様に信号「１」がデッドタイム検出回
路３５から出力されるまで出力される。遮断信号ｇは制
御信号出力回路８Ｕ，８Ｘに入力され、トランジスタド
ライバ９Ｕ，９Ｘに対する制御信号の出力を遮断する。
従ってＢ区間、Ｃ区間に亘って、図２（ｊ），（ｋ）に
示される様に半導体素子４Ｕ，４Ｘをオフすることがで
きる。
【００４７】以上説明した第１実施例によれば、以下の
様な効果が得られる。半導体素子４Ｕ，４Ｘが短絡モー
ドとなる様な状態になった時でも、一次側制御装置７か
ら出力される半導体素子４Ｕ，４Ｘを導通させるための
制御信号を常に監視することにより、この制御信号を遮
断することができる。従って半導体素子４Ｕ，４Ｘが動
作する前にオフ状態とすることができるため、短絡保護
を行うことができ、半導体素子４Ｕ，４Ｘの破損を防ぐ
ことができる。
様な効果が得られる。半導体素子４Ｕ，４Ｘが短絡モー
ドとなる様な状態になった時でも、一次側制御装置７か
ら出力される半導体素子４Ｕ，４Ｘを導通させるための
制御信号を常に監視することにより、この制御信号を遮
断することができる。従って半導体素子４Ｕ，４Ｘが動
作する前にオフ状態とすることができるため、短絡保護
を行うことができ、半導体素子４Ｕ，４Ｘの破損を防ぐ
ことができる。
【００４８】なお半導体素子４Ｖ，４Ｙ又は半導体素子
４Ｗ，４Ｚについても同様に短絡モードとなる様な状態
になった時でも、半導体素子４Ｖ，４Ｙ又は半導体素子
４Ｗ，４Ｚが動作する前にオフ状態とすることができる
ため、短絡保護を行うことができ、半導体素子４Ｖ，４
Ｙ，４Ｗ，４Ｚの破損を防ぐことができる。
４Ｗ，４Ｚについても同様に短絡モードとなる様な状態
になった時でも、半導体素子４Ｖ，４Ｙ又は半導体素子
４Ｗ，４Ｚが動作する前にオフ状態とすることができる
ため、短絡保護を行うことができ、半導体素子４Ｖ，４
Ｙ，４Ｗ，４Ｚの破損を防ぐことができる。
【００４９】＜第２実施例＞図３は、本発明の第２実施
例である電力変換装置の要部回路図である。本実施例は
図７に示された半導体素子４Ｕ，４Ｘ，４Ｖ，４Ｙ，４
Ｗ，４Ｚの一次側制御装置と保護装置の一実施例であ
る。
例である電力変換装置の要部回路図である。本実施例は
図７に示された半導体素子４Ｕ，４Ｘ，４Ｖ，４Ｙ，４
Ｗ，４Ｚの一次側制御装置と保護装置の一実施例であ
る。
【００５０】一次側制御装置７は各半導体素子４Ｕ，４
Ｘ，４Ｖ，４Ｙ，４Ｗ，４Ｚを導通させるための制御信
号を出力する制御信号出力回路８Ｕ，８Ｘ，８Ｖ，８
Ｙ，８Ｗ，８Ｚと、制御信号出力回路８Ｕ，８Ｘ，８
Ｖ，８Ｙ，８Ｗ，８Ｚが制御信号を出力した際にオンす
るトランジスタドライバ９Ｕ，９Ｘ，９Ｖ，９Ｙ，９
Ｗ，９Ｚを備えている。
Ｘ，４Ｖ，４Ｙ，４Ｗ，４Ｚを導通させるための制御信
号を出力する制御信号出力回路８Ｕ，８Ｘ，８Ｖ，８
Ｙ，８Ｗ，８Ｚと、制御信号出力回路８Ｕ，８Ｘ，８
Ｖ，８Ｙ，８Ｗ，８Ｚが制御信号を出力した際にオンす
るトランジスタドライバ９Ｕ，９Ｘ，９Ｖ，９Ｙ，９
Ｗ，９Ｚを備えている。
【００５１】又保護装置３０は、制御信号検出回路３１
Ｕ，３１Ｘ，３１Ｖ，３１Ｙ，３１Ｗ，３１Ｚ、短絡モ
ード検出回路３３ａ，３３ｂ，３３ｃ、遮断回路３４
ａ，３４ｂ，３４ｃ、全相遮断回路３６、解除回路３７
から構成されている。
Ｕ，３１Ｘ，３１Ｖ，３１Ｙ，３１Ｗ，３１Ｚ、短絡モ
ード検出回路３３ａ，３３ｂ，３３ｃ、遮断回路３４
ａ，３４ｂ，３４ｃ、全相遮断回路３６、解除回路３７
から構成されている。
【００５２】以下半導体素子４Ｕ，４Ｘに対応する制御
信号検出回路３１Ｕ，３１Ｘ、短絡モード検出回路３３
ａ、遮断回路３４ａについてその動作を説明する。尚半
導体素子４Ｖ，４Ｙ、半導体素子４Ｗ，４Ｚについても
同様である。
信号検出回路３１Ｕ，３１Ｘ、短絡モード検出回路３３
ａ、遮断回路３４ａについてその動作を説明する。尚半
導体素子４Ｖ，４Ｙ、半導体素子４Ｗ，４Ｚについても
同様である。
【００５３】制御信号検出回路３１Ｕは、制御信号出力
回路８Ｕから制御信号が出力され、トランジスタドライ
バ９Ｕがオンしたことを検出した際に、信号「１」を出
力する論理回路である。同様に制御信号検出回路３２Ｘ
は、制御信号出力回路８Ｘから制御信号が出力され、ト
ランジスタドライバ９Ｘがオンしたことを検出した際
に、信号「１」を出力する論理回路である。
回路８Ｕから制御信号が出力され、トランジスタドライ
バ９Ｕがオンしたことを検出した際に、信号「１」を出
力する論理回路である。同様に制御信号検出回路３２Ｘ
は、制御信号出力回路８Ｘから制御信号が出力され、ト
ランジスタドライバ９Ｘがオンしたことを検出した際
に、信号「１」を出力する論理回路である。
【００５４】短絡モード検出回路３３ａは、制御信号検
出回路３１Ｕ，３２Ｘからの出力信号を入力とし、制御
信号検出回路３１Ｕ，３２Ｘから信号「１」が出力され
た際に信号「０」を出力するナンド（ＮＡＮＤ）回路で
ある。遮断回路３４ａは、短絡モード検出回路３３ａか
ら信号「０」が出力された際に、遮断信号ｇａを出力
し、後述する解除回路３７からクリア信号ＣＬＲが入力
されるまで遮断信号ｇａを出力し続けるものである。
出回路３１Ｕ，３２Ｘからの出力信号を入力とし、制御
信号検出回路３１Ｕ，３２Ｘから信号「１」が出力され
た際に信号「０」を出力するナンド（ＮＡＮＤ）回路で
ある。遮断回路３４ａは、短絡モード検出回路３３ａか
ら信号「０」が出力された際に、遮断信号ｇａを出力
し、後述する解除回路３７からクリア信号ＣＬＲが入力
されるまで遮断信号ｇａを出力し続けるものである。
【００５５】遮断回路３４ａ，３４ｂ，３４ｃは上述し
た様に、半導体素子４Ｕ，４Ｘ又は半導体素子４Ｖ，４
Ｙ又は半導体素子４Ｗ，４Ｚに対して導通させるための
制御信号が同時に出力される短絡モードとなった際に、
遮断信号ｇａ，ｇｂ，ｇｃを出力する。
た様に、半導体素子４Ｕ，４Ｘ又は半導体素子４Ｖ，４
Ｙ又は半導体素子４Ｗ，４Ｚに対して導通させるための
制御信号が同時に出力される短絡モードとなった際に、
遮断信号ｇａ，ｇｂ，ｇｃを出力する。
【００５６】全相遮断回路３６は、この遮断回路３４
ａ，３４ｂ，３４ｃの出力信号を入力とし、遮断回路３
４ａ，３４ｂ，３４ｃのいずれか１つから遮断信号ｇ
ａ，ｇｂ，ｇｃが出力された際に全相遮断信号ｇを出力
する。制御信号出力回路８Ｕ，８Ｘ，８Ｖ，８Ｙ，８
Ｗ，８Ｚはこの全相遮断信号ｇを入力し、トランジスタ
ドライバ９Ｕ，９Ｘ，９Ｖ，９Ｙ，９Ｗ，９Ｚに対する
制御信号の出力を遮断する。従って半導体素子４Ｕ，４
Ｘ，４Ｖ，４Ｙ，４Ｗ，４Ｚをオフしインバータ４の運
転を停止することができる。
ａ，３４ｂ，３４ｃの出力信号を入力とし、遮断回路３
４ａ，３４ｂ，３４ｃのいずれか１つから遮断信号ｇ
ａ，ｇｂ，ｇｃが出力された際に全相遮断信号ｇを出力
する。制御信号出力回路８Ｕ，８Ｘ，８Ｖ，８Ｙ，８
Ｗ，８Ｚはこの全相遮断信号ｇを入力し、トランジスタ
ドライバ９Ｕ，９Ｘ，９Ｖ，９Ｙ，９Ｗ，９Ｚに対する
制御信号の出力を遮断する。従って半導体素子４Ｕ，４
Ｘ，４Ｖ，４Ｙ，４Ｗ，４Ｚをオフしインバータ４の運
転を停止することができる。
【００５７】以上説明した第２実施例によれば、以下の
様な効果が得られる。半導体素子４Ｕ，４Ｘ又は半導体
素子４Ｖ，４Ｙ又は半導体素子４Ｗ，４Ｚのいずれかで
短絡モードとなる様な状態が発生した場合、一次側制御
装置７から出力される半導体素子４Ｕ，４Ｘ，４Ｖ，４
Ｙ，４Ｗ，４Ｚを導通させる制御信号を常に監視するこ
とにより、これら制御信号を遮断することができる。
様な効果が得られる。半導体素子４Ｕ，４Ｘ又は半導体
素子４Ｖ，４Ｙ又は半導体素子４Ｗ，４Ｚのいずれかで
短絡モードとなる様な状態が発生した場合、一次側制御
装置７から出力される半導体素子４Ｕ，４Ｘ，４Ｖ，４
Ｙ，４Ｗ，４Ｚを導通させる制御信号を常に監視するこ
とにより、これら制御信号を遮断することができる。
【００５８】なお解除回路３７は、インバータ４が正常
なことをソフトウェア又はハードウェアでチェックして
クリア信号ＣＬＲを遮断回路３４ａ，３４ｂ，３４ｃに
出力するものである。このようにインバータ４が正常な
ことを確認した上で、遮断回路３４ａ，３４ｂ，３４ｃ
から出力される遮断信号ｇａ，ｇｂ，ｇｃを解除してイ
ンバータ４を再起動させることができる。
なことをソフトウェア又はハードウェアでチェックして
クリア信号ＣＬＲを遮断回路３４ａ，３４ｂ，３４ｃに
出力するものである。このようにインバータ４が正常な
ことを確認した上で、遮断回路３４ａ，３４ｂ，３４ｃ
から出力される遮断信号ｇａ，ｇｂ，ｇｃを解除してイ
ンバータ４を再起動させることができる。
【００５９】＜第３実施例＞図４は、本発明の第３実施
例である電力変換装置の要部回路図である。本実施例は
図３に示された解除回路３７の一実施例である。
例である電力変換装置の要部回路図である。本実施例は
図３に示された解除回路３７の一実施例である。
【００６０】解除回路３７は、基準値設定器３８、比較
器３９、判定器４０から構成されている。基準値設定器
３８は、半導体素子４Ｕ，４Ｘ，４Ｖ，４Ｙ，４Ｗ，４
Ｚが破損する限界値ＩＣを設定する。比較器３９は、限
界値ＩＣと図７に示された電流検出器６で検出された検
出値ＩＤとを入力し、検出値ＩＤが限界値ＩＣ以下の際
に正常信号Ｔを出力する。判定器４０は、比較器３９の
出力信号と全相遮断回路３６の出力信号ｇとを入力し、
比較器３９から正常信号Ｔが入力され、全相遮断回路３
６から全相遮断信号ｇが入力された際に、クリア信号Ｃ
ＬＲを出力する。
器３９、判定器４０から構成されている。基準値設定器
３８は、半導体素子４Ｕ，４Ｘ，４Ｖ，４Ｙ，４Ｗ，４
Ｚが破損する限界値ＩＣを設定する。比較器３９は、限
界値ＩＣと図７に示された電流検出器６で検出された検
出値ＩＤとを入力し、検出値ＩＤが限界値ＩＣ以下の際
に正常信号Ｔを出力する。判定器４０は、比較器３９の
出力信号と全相遮断回路３６の出力信号ｇとを入力し、
比較器３９から正常信号Ｔが入力され、全相遮断回路３
６から全相遮断信号ｇが入力された際に、クリア信号Ｃ
ＬＲを出力する。
【００６１】従って、半導体素子４Ｕ，４Ｘ，４Ｖ，４
Ｙ，４Ｗ，４Ｚが破損して検出値ＩＤが限界値ＩＣを越
えた際には、クリア信号ＣＬＲは出力されず永久故障扱
いとすることができる。
Ｙ，４Ｗ，４Ｚが破損して検出値ＩＤが限界値ＩＣを越
えた際には、クリア信号ＣＬＲは出力されず永久故障扱
いとすることができる。
【００６２】＜第４実施例＞図５は、本発明の第４実施
例である電力変換装置の要部回路図である。本実施例は
図７に示された半導体素子４Ｕ，４Ｘの制御装置と保護
装置の一実施例である。尚、半導体素子４Ｖ，４Ｙの制
御装置と保護装置、半導体素子４Ｗ，４Ｚの制御装置と
保護装置も同様の構成である。
例である電力変換装置の要部回路図である。本実施例は
図７に示された半導体素子４Ｕ，４Ｘの制御装置と保護
装置の一実施例である。尚、半導体素子４Ｖ，４Ｙの制
御装置と保護装置、半導体素子４Ｗ，４Ｚの制御装置と
保護装置も同様の構成である。
【００６３】本実施例では一次側制御装置７に遮断用ト
ランジスタ４１Ｕ，４１Ｘを追加している。又保護装置
３０には駆動回路４２が追加されている。制御信号検出
回路３１，３２は、絶縁装置１２Ｕ，１２Ｘの近傍を流
れる電流からトランジスタドライバ９Ｕ，９Ｘのオン／
オフを検出する。
ランジスタ４１Ｕ，４１Ｘを追加している。又保護装置
３０には駆動回路４２が追加されている。制御信号検出
回路３１，３２は、絶縁装置１２Ｕ，１２Ｘの近傍を流
れる電流からトランジスタドライバ９Ｕ，９Ｘのオン／
オフを検出する。
【００６４】駆動回路４２は、半導体素子４Ｕ，４Ｘに
対して導通させるための制御信号が同時に出力される短
絡モードとなった際に、遮断回路３４から出力される遮
断信号ｇをうけて遮断用トランジスタ４１Ｕ，４１Ｘを
オンする導通信号を出力する。遮断用トランジスタ４１
Ｕ，４１Ｘがオンすると、発光素子１２Ｕａ，１２Ｘａ
を流れる電流が全て遮断用トランジスタ４１Ｕ，４１Ｘ
に流れるため、二次側制御装置１３から出力される導通
信号が遮断されることになる。
対して導通させるための制御信号が同時に出力される短
絡モードとなった際に、遮断回路３４から出力される遮
断信号ｇをうけて遮断用トランジスタ４１Ｕ，４１Ｘを
オンする導通信号を出力する。遮断用トランジスタ４１
Ｕ，４１Ｘがオンすると、発光素子１２Ｕａ，１２Ｘａ
を流れる電流が全て遮断用トランジスタ４１Ｕ，４１Ｘ
に流れるため、二次側制御装置１３から出力される導通
信号が遮断されることになる。
【００６５】従って電線１０１Ｕ，１０１Ｘの長さに伴
って発生する共振等により、制御信号が誤って送信され
た際にも、半導体素子４Ｕ，４Ｘ又は半導体素子４Ｖ，
４Ｙ又は半導体素子４Ｗ，４Ｚに対して出力される導通
信号を遮断することができるため、半導体素子４Ｕ〜４
Ｚが動作する前に短絡保護を行うことができる。
って発生する共振等により、制御信号が誤って送信され
た際にも、半導体素子４Ｕ，４Ｘ又は半導体素子４Ｖ，
４Ｙ又は半導体素子４Ｗ，４Ｚに対して出力される導通
信号を遮断することができるため、半導体素子４Ｕ〜４
Ｚが動作する前に短絡保護を行うことができる。
【００６６】＜第５実施例＞図６は、本発明の第５実施
例である電力変換装置の要部回路図である。本実施例は
主回路の一実施例である。
例である電力変換装置の要部回路図である。本実施例は
主回路の一実施例である。
【００６７】コンバータ２０は複数個のＴｒ，ＧＴＲ，
ＩＧＢＴ，ＧＴＯ等の自己消弧形の半導体素子２Ｕ，２
Ｘ，２Ｖ，２Ｙ，２Ｗ，２Ｚとから構成されている。半
導体素子２Ｕは半導体素子２Ｘに直列に接続される。半
導体素子２Ｖは半導体素子２Ｙに直列に接続される。半
導体素子２Ｗは半導体素子２Ｚに直列に接続される。３
相交流電源１は、半導体素子２Ｕと半導体素子２Ｘとの
接続点、半導体素子２Ｖと半導体素子２Ｙとの接続点、
及び半導体素子２Ｗと半導体素子２Ｚとの接続点に接続
される。コンバータ２０の出力側はコンデンサ３を介し
てインバータ４、誘導電動機５が接続されている。
ＩＧＢＴ，ＧＴＯ等の自己消弧形の半導体素子２Ｕ，２
Ｘ，２Ｖ，２Ｙ，２Ｗ，２Ｚとから構成されている。半
導体素子２Ｕは半導体素子２Ｘに直列に接続される。半
導体素子２Ｖは半導体素子２Ｙに直列に接続される。半
導体素子２Ｗは半導体素子２Ｚに直列に接続される。３
相交流電源１は、半導体素子２Ｕと半導体素子２Ｘとの
接続点、半導体素子２Ｖと半導体素子２Ｙとの接続点、
及び半導体素子２Ｗと半導体素子２Ｚとの接続点に接続
される。コンバータ２０の出力側はコンデンサ３を介し
てインバータ４、誘導電動機５が接続されている。
【００６８】コンバータ２０は、３相交流電源１の交流
電圧を昇圧、整流して直流電圧に変換したり、誘導電動
機５の回生エネルギを３相交流電源１に返還する場合、
インバータ４と同様に半導体素子２Ｕ，２Ｘ，２Ｖ，２
Ｙ，２Ｗ，２Ｚを交互にスイッチング制御するものであ
る。従って第１乃至第４実施例をコンバータ２０に適用
することができる。
電圧を昇圧、整流して直流電圧に変換したり、誘導電動
機５の回生エネルギを３相交流電源１に返還する場合、
インバータ４と同様に半導体素子２Ｕ，２Ｘ，２Ｖ，２
Ｙ，２Ｗ，２Ｚを交互にスイッチング制御するものであ
る。従って第１乃至第４実施例をコンバータ２０に適用
することができる。
【００６９】
【発明の効果】本発明によれば、半導体素子が誤ってオ
ンしてから半導体素子の保護を行うのではなく、半導体
素子が動作する前に短絡モードとなることを検出し、又
半導体素子の誤動作による短絡破損を防止できる電力変
換装置を提供できる。
ンしてから半導体素子の保護を行うのではなく、半導体
素子が動作する前に短絡モードとなることを検出し、又
半導体素子の誤動作による短絡破損を防止できる電力変
換装置を提供できる。
【図１】本発明の第１実施例である電力変換装置の要部
回路図。
回路図。
【図２】図１の動作を説明するタイムチャート。
【図３】本発明の第２実施例である電力変換装置の要部
回路図。
回路図。
【図４】本発明の第３実施例である電力変換装置の要部
回路図。
回路図。
【図５】本発明の第４実施例である電力変換装置の要部
回路図。
回路図。
【図６】本発明の第５実施例である電力変換装置の要部
回路図。
回路図。
【図７】一般的な電力変換装置の概略回路図。
【図８】従来の制御装置の回路図。
１…三相交流電源、２…整流器、３…コンデンサ、４…
インバータ、４Ｕ，４Ｖ，４Ｗ，４Ｘ，４Ｙ，４Ｚ…半
導体素子、５…誘導電動機、６…電流検出器、７…一次
側制御装置、８，８Ｕ，８Ｖ，８Ｗ，８Ｘ，８Ｙ，８Ｚ
…制御信号出力回路、９，９Ｕ，９Ｖ，９Ｗ，９Ｘ，９
Ｙ，９Ｚ…トランジスタドライバ、１０，１１…制限抵
抗、１２Ｕ，１２Ｘ，１２…絶縁装置、１３…二次側制
御装置、１４Ｕ，１４Ｘ…絶縁装置、１５Ｕ，１５Ｘ…
制限抵抗、３０…保護装置、３１，３２…制御信号検出
回路、３３，３３ａ，３３ｂ，３３ｃ…短絡モード検出
回路、３４…遮断回路、３５…デッドタイム検出回路、
３６…全相遮断回路、３７…解除回路、３９…基準値設
定器、３９…比較器、４０…判定器、４２…駆動回路。
インバータ、４Ｕ，４Ｖ，４Ｗ，４Ｘ，４Ｙ，４Ｚ…半
導体素子、５…誘導電動機、６…電流検出器、７…一次
側制御装置、８，８Ｕ，８Ｖ，８Ｗ，８Ｘ，８Ｙ，８Ｚ
…制御信号出力回路、９，９Ｕ，９Ｖ，９Ｗ，９Ｘ，９
Ｙ，９Ｚ…トランジスタドライバ、１０，１１…制限抵
抗、１２Ｕ，１２Ｘ，１２…絶縁装置、１３…二次側制
御装置、１４Ｕ，１４Ｘ…絶縁装置、１５Ｕ，１５Ｘ…
制限抵抗、３０…保護装置、３１，３２…制御信号検出
回路、３３，３３ａ，３３ｂ，３３ｃ…短絡モード検出
回路、３４…遮断回路、３５…デッドタイム検出回路、
３６…全相遮断回路、３７…解除回路、３９…基準値設
定器、３９…比較器、４０…判定器、４２…駆動回路。
Claims (11)
- 【請求項１】 半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続してなる変換手段と、 前記半導体素子を導通させるための制御信号を出力する
制御手段と、 前記制御信号を検出し、同一アームを構成する前記半導
体素子に対する前記制御信号を同時に検出した際に、前
記同一アームの半導体素子に対する前記制御信号を遮断
する保護手段とを有する電力変換装置。 - 【請求項２】 半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続してなる変換手段と、 制御信号を出力する一次側制御手段と、 この一次側制御手段と前記半導体素子のゲート端子間と
を電気的に絶縁する絶縁手段と、 この絶縁手段を介して前記一次側制御手段から出力され
た前記制御信号を、前記半導体素子を導通させる導通信
号として出力する二次側制御手段と、 各アームの入力側端子の一端に接続された半導体素子に
対して、前記制御信号が前記一次側制御手段より出力さ
れたことを検出する第１の検出手段と、 各アームの入力側端子の他端に接続された半導体素子に
対して、前記制御信号が前記一次側制御手段より出力さ
れたことを検出する第２の検出手段と、 同一アームの半導体素子に対する前記制御信号が前記第
１及び第２の検出手段によって同時に検出された際に、
前記同一アームの半導体素子に対する前記制御信号を遮
断する遮断手段とを有する電力変換装置。 - 【請求項３】 半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続してなる変換手段と、 前記半導体素子を導通させるための制御信号を出力する
制御手段と、 前記制御信号を検出し、同一アームを構成する前記半導
体素子に対する前記制御信号を同時に検出した際に、前
記同一アームの半導体素子に対する前記制御信号を遮断
する遮断手段と、 この遮断手段による制御信号の遮断を解除する解除手段
とを有する電力変換装置。 - 【請求項４】 半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続してなる変換手段と、 前記半導体素子に対するオン／オフ指令を受けて、前記
半導体素子の制御信号を出力する一次側制御手段と、 この一次側制御手段と前記半導体素子のゲート端子間と
を電気的に絶縁する絶縁手段と、 この絶縁手段を介して前記一次側制御手段から出力され
た前記制御信号を、前記半導体素子を導通させる導通信
号として出力する二次側制御手段と、 各アームの入力側端子の一端に接続された半導体素子に
対して、前記制御信号が前記一次側制御手段より出力さ
れたことを検出する第１の検出手段と、 各アームの入力側端子の他端に接続された半導体素子に
対して、前記制御信号が前記一次側制御手段より出力さ
れたことを検出する第２の検出手段と、 同一アームの半導体素子に対する前記制御信号が前記第
１及び第２の検出手段によって同時に検出された際に、
前記同一アームの半導体素子に対する前記制御信号を遮
断する遮断手段と、 前記オン／オフ指令より、同一アームの前記半導体素子
が同時にオフする期間を検出した際に、前記遮断手段に
よる制御信号の遮断を解除する解除手段とを有する電力
変換装置。 - 【請求項５】 半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続した変換手段と、 前記半導体素子を導通させるための制御信号を出力する
制御手段と、 前記制御信号を検出し、同一アームを構成する前記半導
体素子に対する前記制御信号を同時に検出した際に、全
ての前記半導体素子に対する前記制御信号を遮断する保
護手段とを有する電力変換装置。 - 【請求項６】 半導体素子を２個直列に接続したアーム
を少なくとも２個並列に接続した変換手段と、 前記半導体素子を導通させるための制御信号を出力する
制御手段と、 前記制御信号を検出し、同一アームを構成する前記半導
体素子に対する前記制御信号を同時に検出した際に、全
ての前記半導体素子に対する前記制御信号を遮断する遮
断手段と、 この遮断手段による制御信号の遮断を解除する解除手段
とを有する電力変換装置。 - 【請求項７】 請求項６記載の電力変換装置において、 前記解除手段は、 前記変換手段の入力端子間に接続されたコンデンサに流
れる電流を検出する電流検出手段と、 この電流検出手段の検出値と予め設定される基準値とを
比較する比較手段と、 この比較手段により前記検出値が前記基準値を越えた際
に、前記遮断信号の解除を停止する判定手段とを有する
電力変換装置。 - 【請求項８】 請求項１乃至請求項７のいずれか一つに
記載の電力変換装置において、 前記変換手段は、 同一アームの前記半導体素子を交互に導通させることに
より、各アームの前記半導体素子の接続点から交流電力
あるいは直流電力を出力するものであることを特徴とす
る電力変換装置。 - 【請求項９】 請求項１乃至請求項７のいずれか一つに
記載の電力変換装置において、 前記変換手段は、 交流電力を直流電力に変換するコンバータと、 このコンバータの出力端に接続され、前記直流電力を３
相交流電力に変換するインバータとを有する電力変換装
置。 - 【請求項１０】 請求項１乃至請求項７のいずれか一つ
に記載の電力変換装置において、 前記半導体素子は、 自己消弧形の半導体素子であることを特徴とする電力変
換装置。 - 【請求項１１】 半導体素子を２個直列に接続したアー
ムを少なくとも２個並列に接続してなり、同一アームの
前記半導体素子の接続点から交流電力又は直流電力を出
力する変換手段と、 前記半導体素子を導通させるための制御信号を出力する
制御手段と、 同一アームを構成する前記半導体素子へ前記制御手段か
ら前記制御信号が同時に出力されたことを検出したと
き、前記変換手段の動作を停止する保護手段とを有する
電力変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320846A JPH08111988A (ja) | 1994-08-15 | 1994-12-22 | 電力変換装置 |
| TW084104324A TW284926B (ja) | 1994-08-15 | 1995-05-01 | |
| US08/441,198 US5604670A (en) | 1994-08-15 | 1995-05-15 | Power converting apparatus and control device for a power converting apparatus |
| KR1019950016448A KR100206028B1 (ko) | 1994-08-15 | 1995-06-20 | 전력변환장치 및 전력변환장치용 제어장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-191539 | 1994-08-15 | ||
| JP19153994 | 1994-08-15 | ||
| JP6320846A JPH08111988A (ja) | 1994-08-15 | 1994-12-22 | 電力変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111988A true JPH08111988A (ja) | 1996-04-30 |
Family
ID=26506762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320846A Pending JPH08111988A (ja) | 1994-08-15 | 1994-12-22 | 電力変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5604670A (ja) |
| JP (1) | JPH08111988A (ja) |
| KR (1) | KR100206028B1 (ja) |
| TW (1) | TW284926B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005312235A (ja) * | 2004-04-23 | 2005-11-04 | Toshiba Corp | 電力変換装置 |
| JP2010284051A (ja) * | 2009-06-08 | 2010-12-16 | Fuji Electric Systems Co Ltd | インバータ装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200154582Y1 (ko) * | 1996-11-09 | 1999-08-16 | 윤종용 | 브러시리스 직류 전동기의 인버터 구동 회로 |
| DE10041607B4 (de) * | 2000-08-24 | 2006-04-13 | Berger Lahr Gmbh & Co. Kg | Elektrisches Arbeitsgerät sowie Verfahren zu dessen Betreiben |
| US9881912B2 (en) * | 2015-03-24 | 2018-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device, inverter circuit, driving device, vehicle, and elevator |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2794018B2 (ja) * | 1989-06-23 | 1998-09-03 | 株式会社応用計測研究所 | 動作診断装置 |
| EP0431492B1 (en) * | 1989-12-04 | 1996-01-24 | Kabushiki Kaisha Toshiba | Bridge type power converter with improved efficiency |
| SE467130B (sv) * | 1990-09-14 | 1992-05-25 | Electrolux Ab | Kraftaggregat foer generering av en i huvudsak sinusformad utspaenning |
| JP3259283B2 (ja) * | 1991-04-05 | 2002-02-25 | 株式会社日立製作所 | インバータ装置及びその信号レベル変換回路 |
| JP3180961B2 (ja) * | 1991-04-19 | 2001-07-03 | 東芝エフエーシステムエンジニアリング株式会社 | ブリッジ形変換器の保護装置 |
| JP2995915B2 (ja) * | 1991-06-27 | 1999-12-27 | 富士電機株式会社 | Ｉｇｂｔインバータの過電流保護回路 |
-
1994
- 1994-12-22 JP JP6320846A patent/JPH08111988A/ja active Pending
-
1995
- 1995-05-01 TW TW084104324A patent/TW284926B/zh active
- 1995-05-15 US US08/441,198 patent/US5604670A/en not_active Expired - Fee Related
- 1995-06-20 KR KR1019950016448A patent/KR100206028B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005312235A (ja) * | 2004-04-23 | 2005-11-04 | Toshiba Corp | 電力変換装置 |
| JP2010284051A (ja) * | 2009-06-08 | 2010-12-16 | Fuji Electric Systems Co Ltd | インバータ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5604670A (en) | 1997-02-18 |
| KR100206028B1 (ko) | 1999-07-01 |
| TW284926B (ja) | 1996-09-01 |
| KR960009368A (ko) | 1996-03-22 |
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