JPH04308954A

JPH04308954A - Ｄｍａｃコンパチブル・プロセッサ

Info

Publication number: JPH04308954A
Application number: JP9976691A
Authority: JP
Inventors: Junichi Kodama; 順一児玉; Hajime Nishidai; 元西台
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1991-04-05
Filing date: 1991-04-05
Publication date: 1992-10-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は，ＤＭＡＣコンパチブ
ル・プロセッサ，ＤＭＡ転送装置，ＤＭＡ機能付プロセ
ッサ，コンピュータ・システム，ＤＭＡＣコンパチブル
・ファジィ・プロセッサ，ＤＭＡＣコンパチブル・プロ
セッサの動作方法およびＤＭＡ転送方法に関する。

【０００２】ここで，ＤＭＡは直接メモリ・アクセス（
Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）　を意味
し，ＤＭＡＣは直接メモリ・アクセス・コントローラ（
Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔ
ｒｏｌｌｅｒ　）を意味する。

【０００３】

【従来の技術】１台または複数台のプロセッサを組込ん
だシステムにおいて，プロセッサはシステム上のアドレ
ス・バス，データ・バスおよびコントロール・バスに接
続されている。そしてプロセッサはこれらのバスに接続
された回路ディバイスから入力データを得，所定の処理
を実行して他のディバイスの制御，駆動等を行うことに
より，上記システムの所定の処理の実行が実現されてい
る。

【０００４】

【発明が解決しようとする課題】このようなプロセッサ
を組込んだ従来のシステムにおいて，システム機能の拡
張または変更を行う場合には，新たなプロセッサの追加
等の回路の設計変更が必要となる。また新たに追加すべ
きプロセッサを装着する場所を基板上に得にいくという
問題点があった。

【０００５】一方，ＤＭＡＣは多くのコンピュータ・シ
ステムで幅広く利用されており，ＤＭＡＣを内蔵したコ
ンピュータ・システムの数は多い。

【０００６】この発明は，既存のシステムの回路を再設
計することなく，広く用いられているＤＭＡＣを利用し
て簡単に新たなプロセッサを追加できるようにすること
を目的とする。

【０００７】

【課題を解決するための手段】この発明は既存のＤＭＡ
Ｃと交換可能（コンパチブル）なプロセッサを提供する
ものであり，このプロセッサはＤＭＡＣの機能と所定の
データ処理を行うプロセッサ本来の機能の両方をもって
いる。ＤＭＡＣコンパチブルとは既存のＤＭＡＣと同じ
ピン配置を有していることを意味し，既存のＤＭＡＣに
代えてこのＤＭＡＣコンパチブル・プロセッサを接続す
ることが可能なものである。

【０００８】この発明によるＤＭＡＣコンパチブル・プ
ロセッサは，外部ディバイスからのＤＭＡ転送要求に応
答して，その外部ディバイスに対してあらかじめ定めら
れた動作モードに応じて，外部ディバイス間ＤＭＡ転送
か，外部ディバイス内部記憶手段間ＤＭＡ転送かを決定
する手段，外部ディバイス間ＤＭＡ転送と決定されたと
きに，上記ＤＭＡ転送要求をした外部ディバイスを含む
所要の２つの外部ディバイス間におけるデータの転送を
制御する第１のＤＭＡ転送制御手段，外部ディバイス内
部記憶手段間ＤＭＡ転送と決定されたときに，上記ＤＭ
Ａ転送要求をした外部ディバイスと内部記憶手段との間
のデータの転送を制御する第２のＤＭＡ転送制御手段，
および上記第２のＤＭＡ転送制御手段によるＤＭＡ転送
により上記内部記憶手段に蓄えられた入力データに所定
の処理を施して出力データを作成し，この出力データを
上記内部記憶手段に記憶する処理手段を備えている。

【０００９】上記外部ディバイス内部記憶手段間ＤＭＡ
転送を制御する第２のＤＭＡ転送制御手段は好ましくは
，上記外部ディバイスから上記内部記憶手段への入力デ
ータのＤＭＡ転送を制御する第３の制御手段と，上記内
部記憶手段から上記外部ディバイスへの出力データのＤ
ＭＡ転送を制御する第４の制御手段とを備えている。

【００１０】上記ＤＭＡＣコンパチブル・プロセッサは
，好ましくは，上記第３の制御手段による上記外部ディ
バイスから上記内部記憶手段への入力データのＤＭＡ転
送が終了したのち，上記処理手段にこの入力データの処
理を開始させる処理開始制御手段をさらに備えている。

【００１１】上記処理手段が，入力データの処理を終了
したのち上記第４の制御手段に出力データの上記外部デ
ィバイスへのＤＭＡ転送を要求するようにすると，処理
により生成したデータの自動転送が可能となる。

【００１２】または，上記ＤＭＡＣコンパチブル・プロ
セッサが，上記処理手段が入力データの処理を終了した
のち上記第４の制御手段に出力データの上記外部ディバ
イスへのＤＭＡ転送を要求することを許すかどうかを決
定する手段をさらに備える。

【００１３】上記ＤＭＡＣコンパチブル・プロセッサは
，この発明の一実施態様では，データ一時記憶手段をさ
らに備えており，上記第１のＤＭＡ転送制御手段は，外
部ディバイス間のＤＭＡ転送において，転送元外部ディ
バイスから読出されたデータをまず上記データ一時記憶
手段に一時記憶し，次に上記データ一時記憶手段に記憶
したデータを読出して転送先外部ディバイスに書込むよ
うに制御する。

【００１４】上記第１のＤＭＡ転送制御手段は，転送元
外部ディバイスから読出したデータを上記データ一時記
憶手段に記憶すると同時に上記内部記憶手段に記憶する
よう制御すると好ましい。

【００１５】この発明の一実施態様では上記ＤＭＡＣコ
ンパチブル・プロセッサは，ファジィ推論処理を行うＤ
ＭＡＣコンパチブル・ファジィ・プロセッサである。

【００１６】この場合に上記処理手段は，上記第２のＤ
ＭＡ転送制御手段によるＤＭＡ転送により上記内部記憶
手段に蓄えられた入力データを用いて所定のファジィ推
論演算を行い，その結果を出力データとして上記内部記
憶手段に記憶するファジィ推論手段である。

【００１７】この発明はまたＤＭＡ転送装置を提供して
いる。このＤＭＡ転送装置は，データ一時記憶手段，内
部データ記憶手段，転送元ディバイスから読出されたデ
ータをまず上記データ一時記憶手段に記憶し，次に上記
データ一時記憶手段に記憶したデータを読出して転送先
ディバイスに書込むように制御する第１のＤＭＡ転送制
御手段，および転送元ディバイスから読出されたデータ
をまず上記データ一時記憶手段に記憶するとともに上記
内部データ記憶手段に記憶し，次に上記データ一時記憶
手段に記憶したデータを読出して転送先ディバイスに書
込むように制御する第２のＤＭＡ転送制御手段を備えて
いる。

【００１８】上記ＤＭＡ転送装置はさらに，上記内部デ
ータ記憶手段に記憶されたデータに対する所定の処理を
行う処理手段を備えている。

【００１９】この発明によるＤＭＡ転送装置は，データ
一時記憶手段，入力データ記憶手段，転送元ディバイス
から読出されたデータをまず上記データ一時記憶手段に
記憶し，次に上記データ一時記憶手段に記憶したデータ
を読出して転送先ディバイスに書込むように制御する第
１のＤＭＡ転送制御手段，および転送元ディバイスから
読出されたデータを上記入力データ記憶手段に記憶する
ように制御する第２のＤＭＡ転送制御手段を備えている
。

【００２０】上記ＤＭＡ転送装置はさらに，上記入力デ
ータ記憶手段に記憶されたデータに対する所定の処理を
行う処理手段を備えている。

【００２１】この発明によるＤＭＡ転送装置は，データ
一時記憶手段，出力データ記憶手段，転送元ディバイス
から読出されたデータをまず上記データ一時記憶手段に
記憶し，次に上記データ一時記憶手段に記憶したデータ
を読出して転送先ディバイスに書込むように制御する第
１のＤＭＡ転送制御手段，および上記出力データ記憶手
段からデータを読出して転送先ディバイスに書込むよう
に制御する第２のＤＭＡ転送制御手段を備えている。

【００２２】上記ＤＭＡ転送装置はさらに，所定の処理
により得られるデータを上記出力データ記憶手段に書込
む処理手段を備えている。

【００２３】この発明はさらに，ＤＭＡ機能付プロセッ
サを提供している。このＤＭＡ機能付プロセッサは，入
力データ記憶手段，上記入力データ記憶手段に記憶され
ている入力データに対して所定の処理を行う処理手段，
ＤＭＡ転送のための制御信号の入出力用制御端子，デー
タ・バスに接続されるデータ端子およびアドレス・バス
に接続されるアドレス端子，ならびに上記制御端子，デ
ータ端子およびアドレス端子に接続され，上記制御端子
に入力する制御信号に応答して上記アドレス・バスに出
力されるアドレス信号により指定される転送元ディバイ
スから上記データ・バスを介してデータを取込み，この
データを上記入力データ記憶手段に書込むように制御す
る入力データＤＭＡ転送制御手段を備えている。

【００２４】この発明の一実施態様では上記ＤＭＡ機能
付プロセッサはさらに，データ一時記憶手段と，上記制
御端子，データ端子およびアドレス端子に接続され，上
記アドレス・バスに出力されるアドレス信号により指定
される転送元ディバイスから上記データ・バスを介して
データを取込み，このデータを上記データ一時記憶手段
および上記入力データ記憶手段に記憶し，次に上記デー
タ一時記憶手段に記憶されたデータを，上記アドレス・
バスに出力されるアドレス信号により指定される転送先
ディバイスに上記データ・バスを介して転送して書込む
よう制御するディバイス間兼入力データＤＭＡ転送制御
手段とを備えている。

【００２５】この発明によるＤＭＡ機能付プロセッサは
，出力データ記憶手段，所定の処理により得られる出力
データを上記出力データ記憶手段に記憶する処理手段，
ＤＭＡ転送のための制御信号の入出力用制御端子，デー
タ・バスに接続されるデータ端子およびアドレス・バス
に接続されるアドレス端子，ならびに上記制御端子，デ
ータ端子およびアドレス端子に接続され，上記制御端子
に入力する制御信号に応答して，上記出力データ記憶手
段に記憶されている出力データを，上記アドレス・バス
に出力されるアドレス信号により指定される転送先ディ
バイスに上記データ・バスを介して転送して書込むよう
制御する出力データＤＭＡ転送制御手段を備えている。

【００２６】上記ＤＭＡ機能付プロセッサはさらに，上
記制御端子，データ端子およびアドレス端子に接続され
，上記制御端子に入力する制御信号に応答して，上記ア
ドレス・バスに出力されるアドレス信号により指定され
る転送元ディバイスから転送先ディバイスにデータを転
送するよう制御するディバイス間ＤＭＡ転送制御手段を
備えている。

【００２７】この発明によるＤＭＡ機能付プロセッサは
，データ一時記憶手段，入力データ記憶手段，上記入力
データ記憶手段に記憶されている入力データに対して所
定の処理を行う処理手段，ＤＭＡ転送のための制御信号
の入出力用制御端子，データ・バスに接続されるデータ
端子およびアドレス・バスに接続されるアドレス端子，
ならびに上記制御端子，データ端子およびアドレス端子
に接続され，上記アドレス・バスに出力されるアドレス
信号により指定される転送元ディバイスから上記データ
・バスを介してデータを取込み，このデータを上記デー
タ一時記憶手段および上記入力データ記憶手段に記憶し
，次に上記データ一時記憶手段に記憶されたデータを，
上記アドレス・バスに出力されるアドレス信号により指
定される転送先ディバイスに上記データ・バスを介して
転送して書込むよう制御するディバイス間兼入力データ
ＤＭＡ転送制御手段を備えている。

【００２８】この発明はコンピュータ・システムを提供
している。このコンピュータ・システムは，アドレス・
バス，データ・バスおよびコントロール・バスにより相
互に接続されたＣＰＵ，メモリを含む入出力ディバイス
，およびＤＭＡＣプロセッサから構成される。

【００２９】上記ＤＭＡＣプロセッサは，内部記憶手段
，上記入出力ディバイスからのＤＭＡ転送要求に応答し
て上記ＣＰＵのバス占有許可の下に，上記ＤＭＡ転送要
求をした入出力ディバイスを含む所要の２つの入出力デ
ィバイス間におけるデータの転送を制御する第１のＤＭ
Ａ転送制御手段，上記入出力ディバイスからのＤＭＡ転
送要求に応答して上記ＣＰＵのバス占有許可の下に，上
記ＤＭＡ転送要求をした入出力ディバイスと上記内部記
憶手段との間のデータの転送を制御する第２のＤＭＡ転
送制御手段，および上記第２のＤＭＡ転送制御手段によ
るＤＭＡ転送により上記内部記憶手段に蓄えられた入力
データに所定の処理を施して出力データを作成し，この
出力データを上記内部記憶手段に記憶する処理手段を備
えている。

【００３０】この発明によるＤＭＡＣコンパチブル・プ
ロセッサは，与えられた入力データに対して所定の処理
を施して出力データを生成する処理手段，上記入力デー
タを外部ディバイスからＤＭＡ転送により取込みかつ上
記出力データをＤＭＡ転送により外部ディバイスに出力
する第１のＤＭＡ転送手段，および２つの外部ディバイ
ス間のデータのＤＭＡ転送を行う第２のＤＭＡ転送手段
を備えている。

【００３１】この発明の一実施態様では，上記処理手段
はファジィ推論処理手段であり，ルールおよびメンバー
シップ関数を表わすデータを記憶する第１の記憶手段と
，上記入，出力データを記憶する第２の記憶手段と，上
記第１記憶手段に記憶されているルールおよびメンバー
シップ関数にしたがって上記第２の記憶手段に記憶され
ている入力データを用いてファジィ推論演算処理を行う
演算手段とを備えている。

【００３２】上記処理手段，第１および第２のＤＭＡ転
送手段は好ましくは１チップ上に形成されている。

【００３３】上記ＤＭＡＣコンパチブル・プロセッサは
，既存のＤＭＡＣとコンパチブルなピン配置を有してい
る。

【００３４】この発明はさらにＤＭＡＣコンパチブル・
プロセッサの動作方法を提供している。

【００３５】この動作方法は，入出力ディバイスからの
ＤＭＡ転送要求に応答して，その入出力ディバイスに対
してあらかじめ定められた動作モードに応じて，入出力
ディバイス間ＤＭＡ転送か，入出力ディバイス内部記憶
手段間ＤＭＡ転送かを決定し，入出力ディバイス間ＤＭ
Ａ転送と決定したときには，上記ＤＭＡ転送要求をした
入出力ディバイスを含む所要の２つの入出力ディバイス
間におけるデータのＤＭＡ転送を行い，入出力ディバイ
ス内部記憶手段間ＤＭＡ転送と決定したときには，上記
ＤＭＡ転送要求をした入出力ディバイスと内部記憶手段
との間のデータのＤＭＡ転送を行うものである。

【００３６】好ましくは，上記入出力ディバイス内部記
憶手段間ＤＭＡ転送は，上記入出力ディバイスから上記
内部記憶手段への入力データのＤＭＡ転送と，上記内部
記憶手段から上記入出力ディバイスへの出力データのＤ
ＭＡ転送とを含む。

【００３７】この発明の一実施態様では，上記入出力デ
ィバイスから上記内部記憶手段への入力データのＤＭＡ
転送が終了したのち，処理手段にこの入力データの処理
を開始させる。

【００３８】他の実施態様では，上記処理手段が入力デ
ータの処理を終了したときに出力データの上記入出力デ
ィバイスへのＤＭＡ転送を要求する。

【００３９】さらに他の実施態様では，上記処理手段が
入力データの処理を終了したときに，あらかじめ定めら
れた動作モードに応じて出力データの上記入出力ディバ
イスへのＤＭＡ転送を要求することを許すかどうかを決
定する。

【００４０】この発明のさらに他の実施態様では，入出
力ディバイス間のＤＭＡ転送において，転送元入出力デ
ィバイスから読出されたデータをまずデータ一時記憶手
段に一時記憶し，次に上記データ一時記憶手段に記憶し
たデータを読出して転送先入出力ディバイスに書込むよ
うに制御する。

【００４１】転送元入出力ディバイスから読出したデー
タを上記データ一時記憶手段に記憶すると同時に上記内
部記憶手段に記憶するよう制御することにより入力デー
タのＤＭＡＣコンパチブル・プロセッサへの入力がディ
バイス間ＤＭＡ転送と同時に行える。

【００４２】上記入出力ディバイスからＤＭＡ転送要求
があった場合に，入出力ディバイス内部記憶手段間ＤＭ
Ａ転送と決定したときには，処理手段が処理動作実行中
かどうかを判定し，処理動作実行中であればその終了を
待ってＤＭＡ転送を行うことが好ましい。

【００４３】上記処理手段はたとえばファジィ推論処理
手段である。

【００４４】この発明はさらにＤＭＡ転送方法を提供し
ている。このＤＭＡ転送方法は，データ一時記憶手段，
内部データ記憶手段，および上記内部データ記憶手段に
記憶されたデータに対する所定の処理を行う処理手段を
備えた装置において，転送元ディバイスから読出された
データをまず上記データ一時記憶手段に記憶するととも
に上記内部データ記憶手段に記憶し，次に上記データ一
時記憶手段に記憶したデータを読出して転送先ディバイ
スに書込むものである。

【００４５】

【作用】この発明においては，通常の入出力ディバイス
間ＤＭＡ転送に加えて，プロセッサ内部への入力データ
の取込みおよびプロセッサからの出力データの送出もＤ
ＭＡ転送により行われる。また，プロセッサは取込んだ
入力データに対して所定の処理をして出力データを生成
する。

【００４６】さらに，入出力ディバイス間ＤＭＡ転送と
同時に入力データのプロセッサ内部への取込みが行われ
る。

【００４７】この発明によるプロセッサには，既存のＤ
ＭＡＣと全く同じピン配置をもたせることができる。す
なわち，ＤＭＡＣとピン・コンパチブルの構成とするこ
とができる。

【００４８】

【発明の効果】この発明によるプロセッサは既存のＤＭ
ＡＣと全く同じサイズ，ピン数，ピン配置とすることが
できる。したがって，既存のシステムの回路基板上にあ
るＤＭＡＣソケットにこの発明によるプロセッサを装着
することが可能となる。これにより既存の回路の設計変
更をすることなく，ディバイスの差替えと，必要ならば
ＣＰＵのための若干のソフトウェアの追加または変更だ
けで，システムの機能拡張と機能追加が可能となる。Ｃ
ＰＵはこの発明によるプロセッサを既存のＤＭＡＣと同
じように取扱うことができる。

【００４９】さらに，入出力ディバイス間ＤＭＡ転送と
同時に入力データがプロセッサに取込まれるので，高速
のデータ転送を実現できる。

【００５０】

【実施例】図１はコンピュータ・システム全体の構成の
概要を示すものである。

【００５１】コンピュータ・システムは，ＣＰＵ（ホス
トＣＰＵまたはＭＰＵ：ＭＰＵ＝マイクロプロセッサ）
１０，複数個の入出力装置（以下，単にＩ／Ｏという）
１１，１２，一または複数個のメモリ１３，およびＤＭ
ＡＣコンパチブル・ファジィ・プロセッサ（以下，単に
ＤＭＡＣファジィ・プロセッサという）２０から構成さ
れている。Ｉ／ＯはＩ／Ｏ１とＩ／Ｏ２の２個が示され
ている。メモリ１３は一個のみ図示されている。

【００５２】ＤＭＡＣファジィ・プロセッサは公知のＤ
ＭＡＣと全く同じサイズ，ピン数およびピン配置を有し
ている。したがってＤＭＡＣファジィ・プロセッサは既
存のコンピュータ・システムに内蔵されているＤＭＡＣ
と置代えることができる。すなわち，既存のコンピュー
タ・システムにおけるＤＭＡＣをそのソケットから抜取
り，このＤＭＡＣファジィ・プロセッサをそのソケット
に差込んで使用することが可能である。ＤＭＡＣファジ
ィ・プロセッサは，ＣＰＵ，Ｉ／Ｏおよびメモリに対し
て既存のＤＭＡＣと全く同じように接続される。

【００５３】後に詳述するように，ＤＭＡＣファジィ・
プロセッサ２０は，既存のＤＭＡＣと全く同じ機能，フ
ァジィ推論演算処理を行う機能，ならびにファジィ推論
のための入力データおよびファジィ推論により得られた
出力データをＩ／Ｏまたはメモリとの間でＤＭＡ転送す
る機能をもっている。

【００５４】ＤＭＡＣファジィ・プロセッサ２０は任意
のＤＭＡＣとピン・コンパチビリティをもたせることが
できる。既存のＤＭＡＣの一例としてＨＤ６８４５０　
のピン配置が図２に示されている。

【００５５】このＤＭＡＣは多くのコントロール信号端
子，アドレス信号端子およびデータ信号端子を備えてい
る。これらの信号端子は既知であるから特別の説明を要
しないが，ＤＭＡ転送処理に必要な基本的な端子につい
て簡単に述べておく。

【００５６】このＤＭＡＣは４個のチャネルをもってい
る。すなわち４対のＩ／Ｏ，メモリ間でＤＭＡ転送が可
能である。

【００５７】一般に信号を示す記号の上にバーを加入す
ることにより信号の反転を表わすが，この明細書では記
号の前に＊を付すことにより信号の反転を表わす。

【００５８】端子＊ＲＥＱ０　〜＊ＲＥＱ３　は各チャ
ネルごとのＩ／ＯからのＤＭＡ転送要求の入力端子であ
る。

【００５９】端子＊ＡＣＫ０　〜＊ＡＣＫ３　はこの転
送要求をしたＩ／Ｏに対してＤＭＡ転送要求が認められ
た旨を示す信号の出力端子である。

【００６０】端子＊ＢＲはこのＤＭＡＣがＣＰＵに対し
てバス占有権を要求することを示す信号の出力端子であ
る。

【００６１】端子＊ＢＧはＣＰＵがバス占有権をこのＤ
ＭＡＣに与えることを示す信号の入力端子である。

【００６２】端子＊ＤＴＣはＤＭＡ転送が正常に終了し
たことをＩ／Ｏに知らせる信号の出力端子である。

【００６３】端子＊ＤＴＡＣＫは，主に，ＤＭＡ転送が
正常に終了したことをＣＰＵに知らせる信号の出力端子
である。

【００６４】その他，Ｒ／＊Ｗはリード／ライト信号の
出力端子，＊ＣＳはこのＤＭＡＣのチップ・セレクト信
号の入力端子である。電源端子ＶＣＣ，接地端子ＶＳＳ
もコントロール信号端子やアドレスまたはデータ信号端
子にまじって配置されている。

【００６５】このＤＭＡＣは，シングル・アドレッシン
グ・モードとデュアル・アドレッシング・モードとをも
つが，その詳細は後述する。アドレス信号とデータ信号
とに共用される端子Ａ８　／Ｄ０　〜Ａ２３／Ｄ１５は
，シングル・アドレッシング・モードではアドレス端子
として，デュアル・アドレッシング・モードでは時分割
で切替えてアドレス端子またはデータ端子として用いら
れる。

【００６６】図３はＤＭＡＣファジィ・プロセッサ２０
の構成の概要を示すものである。

【００６７】ＤＭＡＣファジィ・プロセッサは，基本的
にはＤＭＡＣ制御部２１とファジィ推論部３１とから構
成される。図３には，その他に，説明の便宜のために必
要なレジスタ，カウンタ等が特別に抜出されて示されて
いる。

【００６８】ＤＭＡＣ制御部２１には，データ一時記憶
バッファ２２，転送語数カウンタ２３，各チャネルごと
に設けられたレジスタ群２４が付随している。各チャネ
ルのレジスタ群２４には，転送元アドレス・レジスタ，
転送先アドレス・レジスタ，転送語数レジスタ，動作モ
ード・レジスタ等が含まれている。

【００６９】ファジィ推論部３１には入力データ・レジ
スタ（入力レジスタ）および出力データ・レジスタ（出
力レジスタ）（これらをまとめてファジィ入出力レジス
タという）３２が付随している。ファジィ推論部３１は
，ファジィ推論のためのルールおよびメンバーシップ関
数を表わすデータを記憶するメモリ，このルールにした
がってメンバーシップ関数とファジィ入出力レジスタ３
２の入力レジスタの入力データとを用いてファジィ推論
演算を実行する演算部，および上記メモリからのデータ
のリード／ライト，演算部の動作等を制御する制御部か
ら構成される。ファジィ推論演算結果を表わす出力デー
タはファジィ入出力レジスタ３２の出力レジスタに格納
される。ルールおよびメンバーシップ関数を表わすデー
タはあらかじめＰＲＯＭ等に書込まれていてもよいし，
ＤＭＡ転送によりファジィ推論部３１のメモリに書込む
ようにしてもよい。

【００７０】ＤＭＡＣ制御部２１からファジィ推論部３
１にはファジィ推論スタート信号が与えられる。ファジ
ィ推論部３１からＤＭＡＣ制御部２１には，ファジィ推
論中であることを示す信号（ビジィ信号）およびファジ
ィ推論結果を表わす出力データをＤＭＡ転送により出力
することを要求する自動出力要求信号が与えられる。

【００７１】上述したようにこのＤＭＡＣファジィ・プ
ロセッサ２０はアドレス・バス，コントロール・バス，
およびデータ・バスによりＩ／Ｏ１１，１２，メモリ１
３，ＣＰＵ１０等と接続されている。図３においては特
にＤＭＡ転送要求信号が抜出されて＊ＲＥＱとして示さ
れている。これらのバスは図２に示すような対応する端子と接続さ
れるのはいうまでもない。

【００７２】ＤＭＡＣファジィ・プロセッサ２０の内部
も図３に図示されているようにデータ・バスや各種コン
トロール信号により相互に接続されている。とくに，デ
ータ一時記憶バッファ２２およびファジィ入出力レジス
タ３２はデータ・バスを通して外部と接続されている。

【００７３】図４（Ａ）　および（Ｂ）　は転送語数レ
ジスタおよび動作モード・レジスタの例を示すものであ
る。これらのレジスタは上述したようにチャネルごとの
レジスタ群２４にそれぞれ含まれている。

【００７４】図４（Ａ）　において転送語数レジスタに
は，ＤＭＡ転送によって転送される語数（バイト数）が
あらかじめ格納されている。

【００７５】図４（Ｂ）　において，動作モード・レジ
スタの下位３ビットＢ０〜Ｂ２が動作モードを表わして
いる。

【００７６】Ｂ１Ｂ０＝００は通常のＤＭＡ転送，すな
わちＩ／Ｏからメモリへのもしくはこの逆の，またはＩ
／ＯからＩ／ＯへのデータのＤＭＡ転送の動作モードを
表わす（ＤＭＡ転送モード）。

【００７７】Ｂ１Ｂ０＝０１は，Ｉ／Ｏからメモリ等へ
のデータの通常のＤＭＡ転送を行うとともに，この転送
されるデータを入力データとして同時にファジィ入出力
レジスタ３２の入力レジスタにＤＭＡ転送する動作モー
ドを表わす（ＤＭＡ転送＋ファジィ入力モード）。

【００７８】Ｂ１Ｂ０＝１０は，Ｉ／Ｏまたはメモリか
らファジィ入出力レジスタ３２の入力レジスタに入力デ
ータをＤＭＡ転送する動作モードを表わす（ファジィ入
力モード）。

【００７９】Ｂ１Ｂ０＝１１は，ファジィ入出力レジス
タ３２の出力レジスタから推論結果を表わす出力データ
をＩ／ＯまたはメモリにＤＭＡ転送する動作モードを表
わす（ファジィ出力モード）。

【００８０】Ｂ２はファジィ推論演算の終了後ただちに
，そのファジィ推論演算により得られた出力データをＤ
ＭＡ転送により出力する動作に移る（これを自動出力起
動という）かどうかを表わすものである。Ｂ２＝０は自
動出力起動をしないことを，Ｂ２＝１は自動出力起動す
ることをそれぞれ示す。

【００８１】このような動作モードは，このコンピュー
タ・システムのユーザによって決定され，動作モードを
表わすデータＢ０〜Ｂ２があらかじめ各チャネルごとに
動作モード・レジスタに書込まれる。

【００８２】図１に＊ＲＥＱ１，＊ＲＥＱ２のように，
ＤＭＡ転送要求信号のラインのみを特別に抜出して示す
ように，各Ｉ／Ｏにはあらかじめチャネルが割当てられ
ている。そして，チャネルごとに動作モードが定まって
いる。

【００８３】図５はＤＭＡＣファジィ・プロセッサ２０
におけるＤＭＡＣ制御部２１の全体的な処理手順を示し
ている。この処理はもちろん通常のＤＭＡＣのように論
理回路，マイクロ・コードにしたがって動作するプロセ
ッサまたはＣＰＵによって実現可能である。

【００８４】待機しているときに（ステップ１０１　）
，いずれかのＩ／ＯからＤＭＡ転送要求信号＊ＲＥＱｉ
　が入力すると（ステップ１０２），そのＩ／Ｏに割当
てられたチャネルｉのレジスタ群２４の中の動作モード
・レジスタが選択され，その動作モード・レジスタに格
納されている動作モード・データのうちの下位２ビット
Ｂ１Ｂ０が取込まれ，このデータＢ１Ｂ０が上述した４
種類の動作モードのどれを指定しているかが判別される
（ステップ１０３　）。

【００８５】ＤＭＡ転送モードが指定されている場合に
は（Ｂ１Ｂ０＝００），後述する図６に示す手順にした
がう通常のＤＭＡ転送動作が行われる（ステップ１０４
　）。

【００８６】ＤＭＡ転送＋ファジィ入力モードが指定さ
れている場合には（Ｂ１Ｂ０＝０１），ファジィ推論部
３１がファジィ推論実行中かどうかがチェックされる（
ステップ１０５　）。後述することから分るように，フ
ァジィ推論部３１はファジィ推論実行中はファジィ推論
中信号を出力している。このファジィ推論中信号はＤＭ
ＡＣ制御部２１に与えられているので，ＤＭＡＣ制御部
２１はこのファジィ推論中信号によってファジィ推論部
３１がファジィ推論実行中かどうかが分る。ファジィ推
論部３１がファジィ推論実行中であればＤＭＡＣ制御部
２１はファジィ推論が終了するまで待つことになる。

【００８７】ファジィ推論部３１がファジィ推論中でな
ければ，またはファジィ推論処理を終了すると，後述す
る図７に示すＤＭＡ転送が行われる（ステップ１０６　
）。このＤＭＡ転送によって入力データがファジィ入出
力レジスタ３２内の入力レジスタに蓄えられるので，フ
ァジィ推論部３１に後述する図１０に示すファジィ推論
処理を開始させるために，ＤＭＡＣ制御部２１からファ
ジィ推論スタート信号か出力されファジィ推論部３１に
与えられる（ステップ１０７　）。

【００８８】ファジィ入力モードが指定されている場合
には（Ｂ１Ｂ０＝１０），同じようにファジィ推論部３
１がファジィ推論実行中かどうかがチェックされる（ス
テップ１０８　）。そして，ファジィ推論部３１がファ
ジィ推論実行中でないか，またはファジィ推論が終了す
ると，後述する図８に示すＤＭＡ転送動作によって，Ｄ
ＭＡ転送要求を出したＩ／Ｏからデータがファジィ入出
力レジスタ３２内の入力レジスタに転送され，かつ記憶
される（ステップ１０９　）。この後，この入力された
入力データを用いてファジィ推論部３１におけるファジ
ィ推論が開始される（ステップ１１０　）。

【００８９】ファジィ出力モードが指定されている場合
には（Ｂ１Ｂ０＝１１），同じようにファジィ推論部３
１がファジィ推論実行中かどうかがチェックされる（ス
テップ１１１　）。ファジィ推論部３１がファジィ推論
実行中でないか，またはファジィ推論が終了すると，こ
のファジィ推論によって得られかつファジィ入出力レジ
スタ３２内の出力レジスタに格納されている出力データ
が，後述する図９に示すＤＭＡ転送によって，ＤＭＡ転
送要求を出したＩ／Ｏに転送される。

【００９０】ＤＭＡＣ制御部２１では上述した動作が繰
返し行われる。

【００９１】図６は，ＤＭＡＣ制御部２１による図５ス
テップ１０４　に示したＤＭＡ転送処理の手順を示して
いる。

【００９２】ＤＭＡ転送要求＊ＲＥＱｉ　に応答してバ
ス占有のための処理が行われる（ステップ１２１　）。これはよく知られているように，まずＣＰＵ１０に対し
てバス占有要求信号＊ＢＲが出力され，これに応答して
ＣＰＵ１０からバス占有許可信号＊ＢＧが与えられると
，ＤＭＡ転送要求をしたＩ／Ｏに対してＤＭＡ転送要求
許可信号＊ＡＣＫｉ　が出力されることにより行われる
。

【００９３】続いて，ＤＭＡ転送要求をしたＩ／Ｏに割
当てられたチャネルｉのレジスタ群２４の中の転送語数
レジスタが選択され，そのレジスタにあらかじめセット
されている転送語数を表わすデータが読出され，転送語
数カウンタ２３にセットされる（ステップ１２２　）。

【００９４】ＤＭＡ転送はチャネルごとに転送元のＩ／
Ｏまたはメモリ（これらを転送元ディバイスという）と
転送先のＩ／Ｏまたはメモリ（これらを転送先ディバイ
スという）との組があらかじめ定まっている。また，転
送元ディバイスと転送先ディバイスのデータを転送すべ
きアドレスがあらかじめ定められており，そのチャネル
ｉのレジスタ群２４の中にセットされている。

【００９５】まず，転送元ディバイスからデータ一時記
憶バッファ２２への１語（１バイト）分のデータ転送が
行われる（ステップ１２３　）。これは具体的には，Ｄ
ＭＡＣ制御部２１から転送元ディバイスのアドレスを示
すアドレス信号が出力される。このアドレス信号からコ
ンピュータ・システム内に設けられたデコーダ（図示略
）によって転送元ディバイスを指定するチップ・セレク
ト信号が生成され転送元ディバイスに与えられる。さら
にＤＭＡＣ制御部２１からリード信号Ｒが出力される。これによって転送元ディバイスのアドレス指定された記
憶場所から１語分のデータが読出されデータ・バス上に
出力される。データ一時記憶バッファ２２にはライト信
号＊Ｗが与えられているから，データ・バス上に出力さ
れたデータがバッファ２２に書込まれ，一時的に保存さ
れることになる。

【００９６】続いて，データ一時記憶バッファに一時記
憶された１語分のデータが転送先ディバイスに転送され
る（ステップ１２４　）。これは具体的には次のように
して行われる。ＤＭＡＣ制御部２１から転送先ディバイ
スのアドレスを示すアドレス信号が出力される。このア
ドレス信号のデコードによりチップ・セレクト信号が生
成され転送先ディバイスに与えられる。転送先ディバイ
スに対してＤＭＡＣ制御部２１からライト信号＊Ｗが与
えられ，かつデータ一時記憶バッファ２２にリード信号
Ｒが与えられる。これにより，バッファ２２のデータが
読出され，データ・バスを経て転送先ディバイスのアド
レス指定された記憶場所に書込まれることになる。

【００９７】以上の動作が終了すると，転送語数カウン
タ２３の内容がデクレメントされる。

【００９８】以上の動作が，転送元ディバイスおよび転
送先ディバイスのアドレスを更新しながら１語データず
つ行われていく。

【００９９】あらかじめ設定されている語数のデータの
ＤＭＡ転送が終了すると，転送語数カウンタ２３からカ
ウント終了信号が出力されＤＭＡＣ制御部２１に与えら
れる（ステップ１２５　）。

【０１００】この後，ＣＭＡＣ制御部２１はバス占有解
除手続を行う（ステップ１２６　）。これはディバイス
に対する正常終了信号＊ＤＴＣおよびＣＰＵ１０に対す
る正常終了信号＊ＤＴＡＣＫの出力により実行される。

【０１０１】上述したＤＭＡ転送動作は転送元ディバイ
スに割当てられたアドレス範囲と転送先ディバイスに割
当てられたアドレス範囲が異なる場合に行われるデュア
ル・アドレッシング・モードにおける動作である。転送
元，先ディバイスのアドレス範囲が一致している場合に
はデータ一時記憶バッファを介することなく，転送元デ
ィバイスから転送先ディバイスに直接にデータが送られ
るシングル・アドレッシング・モード動作が行なわれる
。

【０１０２】図７はＤＭＡＣ制御部２１による図５のス
テップ１０６　に示すＤＭＡ転送＋ファジィ入力モード
のＤＭＡ転送処理手順を示している。

【０１０３】ＤＭＡＣ制御部２１によるバス占有手続，
および転送語数を転送語数レジスタにセットする処理は
図６のステップ１２１　および１２２と同じである（ス
テップ１３１　，１３２　）。

【０１０４】１語分のデータが転送元ディバイスから読
出され，データ一時記憶バッファ２２およびファジィ入
出力レジスタ３２内の入力レジスタに書込まれる（ステ
ップ１３３）。データ一時記憶バッファ２２および入力
レジスタにはＤＭＡＣ制御部２１からライト信号＊Ｗが
与えられる。入力レジスタのアドレスはＤＭＡＣ制御部
２１によって指定される。

【０１０５】入力レジスタのアドレッシング方法にはい
くつかある。その１つは入力レジスタをＦ１Ｆ０（ファ
ーストイン・ファーストアウト）方式のレジスタとする
ことである。この場合にはアドレッシングはアドレスを
１ずつインクレメントしていけばよい。もう１つは入力
レジスタのアドレス範囲をあらかじめ定めておき（レジ
スタ群２４内のレジスタにセットされている），このア
ドレス範囲にしたがって，ＤＭＡＣ制御部２１が転送先
，元ディバイスのアドレッシングと同じようにしてアド
レス指定することである。

【０１０６】いずれにしても，データ一時記憶バッファ
２２とファジィ入出力レジスタ３２はともにデータ・バ
スに接続されているので，転送元ディバイスから読出さ
れたデータがこれらのバッファ２２および入力レジスタ
に記憶される。

【０１０７】続いて，データ一時記憶バッファ２２に一
時保持されたデータが転送先ディバイスに転送され，書
込まれる（ステップ１３４　）。これは図６ステップ１
２４　の処理と同じである。

【０１０８】上記の動作が１語データ転送ごとに繰返さ
れ，転送語数カウンタ２３からカウント終了信号が出力
されれば（ステップ１３５　），バス占有解除手続が行
われて，ＤＭＡ転送が終了する（ステップ１３６　）。

【０１０９】このＤＭＡ転送＋ファジィ入力モードは，
Ｉ／Ｏからメモリにデータを転送するときに，これと同
じデータがファジィ推論のための入力データとしてＤＭ
ＡＣファジィ・プロセッサ２０に入力されるので非常に
便利である。メモリに書込まれたデータは，たとえばフ
ァジィ推論以外の処理のためにＣＰＵ１０によって使用
される。

【０１１０】図８はＤＭＡＣ制御部２１による図５のス
テップ１０９　に示すファジィ入力モードのＤＭＡ転送
処理手順を示している。

【０１１１】図７に示す処理と比較すると，転送元ディ
バイスからファジィ入出力バッファ３２内の入力レジス
タにのみデータの転送を行っており，一時記憶バッファ
２２へのデータ転送は行われない（ステップ１４３　）
。これは入力レジスタにのみライト信号＊Ｗを与え，一
時記憶バッファ２２にライト信号＊Ｗを与えないことに
より実現できる。また，図７ステップ１３４　に相当す
る処理がない。他の処理ステップ１４１，１４２　，１４５　，１４６
　は図７のステップ１３１　，１３２　，１３５，１３
６　と同じである。

【０１１２】このモードでは，転送先ディバイスから直
接にＤＭＡ転送によって，ファジィ推論に用いる入力デ
ータがＤＭＡＣファジィ・プロセッサ２０内の入力レジ
スタに与えられる。しかも，図６または図７のフロー・
チャートと比較して分るように，データ一時記憶バッフ
ァ２２を介することなく，転送元ディバイスから入力レ
ジスタに直接にデータが転送されるから，データ転送速
度が速い（上述したデュアル・アドレッシング・モード
の場合の２倍の速度）という特長をもつ。

【０１１３】図９はＤＭＡＣ制御部２１による図５のス
テップ１１２　に示すファジィ出力モードのＤＭＡＣ転
送処理手順を示している。

【０１１４】図８に示すステップ１４３　の処理と異な
る点は，図９のステップ１５３　では，ファジィ入出力
レジスタ３２内の出力レジスタ（この出力レジスタには
ファジィ推論部３１によるファジィ推論演算結果が記憶
されている）のデータが１語ずつ転送先ディバイスに転
送される点である。出力レジスタにはリード信号Ｒが，
転送先ディバイスにはライト信号＊Ｗが与えられる。出
力レジスタのアドレッシングは上述したようにＦ１Ｆ０
の形式でもよいし，ＤＭＡＣ制御部２１がアドレス信号
を出力レジスタに与えてもよい。この場合のＤＭＡ転送
要求は一般に転送先ディバイスが行うであろう。転送先
ディバイスと出力レジスタとの組に関するチャネルがあ
らかじめ定められ，ＤＭＡ転送に必要なデータ（アドレ
ス・データ，転送語数，動作モード等）がそのチャネル
のレジスタ群２４にあらかじめセットされている。他の
処理ステップ１５１　，１５２　，１５５　，１５６　
は図８のステップ１４１，１４２　，１４５　，１４６
　と同じである。

【０１１５】図１０はファジィ推論部３１における主に
制御部の処理手順を示している。この制御部も論理回路
の組合せ，マイクロ・コードにしたがう動作を行うプロ
セッサまたはＣＰＵによって実現される。

【０１１６】ＤＭＡＣ制御部２１からファジィ推論スタ
ート信号が与えられると（図５ステップ１０７　，１１
０　），ファジィ推論中フラグがセットされる（ステッ
プ１６１　）。これによりファジィ推論中信号が出力される。

【０１１７】続いて，ファジィ推論部３１内のメモリに
あらかじめ記憶されているルールが１つずつ読出され，
このルールに関係するメンバーシップ関数が同メモリか
ら，入力データがファジィ入出力レジスタ３２内の入力
レジスタからそれぞれ読出され，ルールにしたがって処
理される。ファジィ推論演算はよく知られているＭＩＮ
−ＭＡＸ演算，その他の方式に従う。ファジィ推論演算
結果は，必要に応じて重心法，最大高さ法等により非フ
ァジィ化され，出力データとしてファジィ入出力レジス
タ３２内の出力レジスタに格納される（ステップ１６２
　）。

【０１１８】図５ステップ１０２　でＤＭＡ転送要求を
したディバイスに関係するチャネルの動作モード・レジ
スタにおける第３位ビットＢ２が参照される（ステップ
１６３　）。Ｂ２＝０であれば，ファジィ推論中フラグ
がリセットされる（ステップ１６６　）。これによりフ
ァジィ推論中信号が停止する。Ｂ２＝１の場合には，自
動出力要求信号が出力され，ＤＭＡＣ制御部２１に与え
られる（ステップ１６５　）。またファジィ推論中フラ
グがリセットされる（ステップ１６６　）。この自動出
力要求信号に応答してＤＭＡＣ制御部２１は図９に示す
フロー・チャートにしたがうＤＭＡ転送により，出力レ
ジスタに記憶されているファジィ推論結果を表わすデー
タを上記のディバイスに転送する。

【０１１９】必要ならばファジィ推論部３１にもチャネ
ルを割当てておき，そのチャネルに関して設定されたレ
ジスタ群のデータにしたがって，ファジィ推論結果のＤ
ＭＡ転送を行うようにしてもよい。

【０１２０】上記実施例ではＤＭＡＣとコンパチブルな
プロセッサとしてＤＭＡＣファジィ・プロセッサが示さ
れているが，プロセッサの種類はファジィ・プロセッサ
に限られず，ファジィ処理以外の特定の演算処理を行う
プロセッサとＤＭＡＣとを組合せたＤＭＡＣプロセッサ
をＤＭＡＣとコンパチブルとしてもよい。

【図面の簡単な説明】

【図１】コンピュータ・システム全体を示すブロック図
である。

【図２】ＤＭＡＣのピン配置の一例を示す平面図である
。

【図３】ＤＭＡＣファジィ・プロセッサの構成を示すブ
ロック図である。

【図４】（Ａ）　は転送語数レジスタを，（Ｂ）　は動
作モード・レジスタをそれぞれ示すものである。

【図５】ＤＭＡＣ制御部の全体的な動作を示すフロー・
チャートである。

【図６】ＤＭＡＣ制御部における通常のＤＭＡ転送動作
を示すフロー・チャートである。

【図７】ＤＭＡＣ制御部におけるＤＭＡ転送＋ファジィ
入力モードの動作を示すフロー・チャートである。

【図８】ＤＭＡＣ制御部におけるファジィ入力モードの
動作を示すフロー・チャートである。

【図９】ＤＭＡＣ制御部におけるファジィ出力モードの
動作を示すフロー・チャートである。

【図１０】ファジィ推論部における動作を示すフロー・
チャートである。

【符号の説明】

１０　　ＣＰＵ１１，１２　　入出力装置（Ｉ／Ｏ）１３　　メモリ２０　　ＤＭＡＣコンパチブル・ファジィ・プロセッサ
（ＤＭＡＣファジィ・プロセッサ）２１　　ＤＭＡＣ制御部２２　　データ一時記憶バッファ２３　　転送語数カウンタ２４　　レジスタ群３１　　ファジィ推論部３２　　ファジィ入出力レジスタ

Claims

【特許請求の範囲】

【請求項１】　　外部ディバイスからのＤＭＡ転送要求
に応答して，その外部ディバイスに対してあらかじめ定
められた動作モードに応じて，外部ディバイス間ＤＭＡ
転送か，外部ディバイス内部記憶手段間ＤＭＡ転送かを
決定する手段，外部ディバイス間ＤＭＡ転送と決定され
たときに，上記ＤＭＡ転送要求をした外部ディバイスを
含む所要の２つの外部ディバイス間におけるデータの転
送を制御する第１のＤＭＡ転送制御手段，外部ディバイ
ス内部記憶手段間ＤＭＡ転送と決定されたときに，上記
ＤＭＡ転送要求をした外部ディバイスと内部記憶手段と
の間のデータの転送を制御する第２のＤＭＡ転送制御手
段，および上記第２のＤＭＡ転送制御手段によるＤＭＡ
転送により上記内部記憶手段に蓄えられた入力データに
所定の処理を施して出力データを作成し，この出力デー
タを上記内部記憶手段に記憶する処理手段，を備えたＤ
ＭＡＣコンパチブル・プロセッサ。
【請求項２】　　上記外部ディバイス内部記憶手段間Ｄ
ＭＡ転送を制御する第２のＤＭＡ転送制御手段が，上記
外部ディバイスから上記内部記憶手段への入力データの
ＤＭＡ転送を制御する第３の制御手段と，上記内部記憶
手段から上記外部ディバイスへの出力データのＤＭＡ転
送を制御する第４の制御手段と，を備えている請求項１
に記載のＤＭＡＣコンパチブル・プロセッサ。
【請求項３】　　上記第３の制御手段による上記外部デ
ィバイスから上記内部記憶手段への入力データのＤＭＡ
転送が終了したのち，上記処理手段にこの入力データの
処理を開始させる処理開始制御手段をさらに備えている
請求項２に記載のＤＭＡＣコンパチブル・プロセッサ。
【請求項４】　　上記処理手段が，入力データの処理を
終了したのち上記第４の制御手段に出力データの上記外
部ディバイスへのＤＭＡ転送を要求する請求項２に記載
のＤＭＡＣコンパチブル・プロセッサ。
【請求項５】　　上記処理手段が入力データの処理を終
了したのち上記第４の制御手段に出力データの上記外部
ディバイスへのＤＭＡ転送を要求することを許すかどう
かを決定する手段をさらに備えている請求項２に記載の
ＤＭＡＣコンパチブル・プロセッサ。
【請求項６】　　データ一時記憶手段をさらに備え，上
記第１のＤＭＡ転送制御手段が，外部ディバイス間のＤ
ＭＡ転送において，転送元外部ディバイスから読出され
たデータをまず上記データ一時記憶手段に一時記憶し，
次に上記データ一時記憶手段に記憶したデータを読出し
て転送先外部ディバイスに書込むように制御する，請求
項１に記載のＤＭＡＣコンパチブル・プロセッサ。
【請求項７】　　上記第１のＤＭＡ転送制御手段は，転
送元外部ディバイスから読出したデータを上記データ一
時記憶手段に記憶すると同時に上記内部記憶手段に記憶
するよう制御する請求項６に記載のＤＭＡＣコンパチブ
ル・プロセッサ。
【請求項８】　　データ一時記憶手段，内部データ記憶
手段，転送元ディバイスから読出されたデータをまず上
記データ一時記憶手段に記憶し，次に上記データ一時記
憶手段に記憶したデータを読出して転送先ディバイスに
書込むように制御する第１のＤＭＡ転送制御手段，およ
び転送元ディバイスから読出されたデータをまず上記デ
ータ一時記憶手段に記憶するとともに上記内部データ記
憶手段に記憶し，次に上記データ一時記憶手段に記憶し
たデータを読出して転送先ディバイスに書込むように制
御する第２のＤＭＡ転送制御手段，を備えたＤＭＡ転送
装置。
【請求項９】　　上記内部データ記憶手段に記憶された
データに対する所定の処理を行う処理手段を備えている
，請求項８に記載のＤＭＡ転送装置。
【請求項１０】　　データ一時記憶手段，入力データ記
憶手段，転送元ディバイスから読出されたデータをまず
上記データ一時記憶手段に記憶し，次に上記データ一時
記憶手段に記憶したデータを読出して転送先ディバイス
に書込むように制御する第１のＤＭＡ転送制御手段，お
よび転送元ディバイスから読出されたデータを上記入力
データ記憶手段に記憶するように制御する第２のＤＭＡ
転送制御手段，を備えたＤＭＡ転送装置。
【請求項１１】　　上記入力データ記憶手段に記憶され
たデータに対する所定の処理を行う処理手段を備えてい
る，請求項１０に記載のＤＭＡ転送装置。
【請求項１２】　　データ一時記憶手段，出力データ記
憶手段，転送元ディバイスから読出されたデータをまず
上記データ一時記憶手段に記憶し，次に上記データ一時
記憶手段に記憶したデータを読出して転送先ディバイス
に書込むように制御する第１のＤＭＡ転送制御手段，お
よび上記出力データ記憶手段からデータを読出して転送
先ディバイスに書込むように制御する第２のＤＭＡ転送
制御手段，を備えたＤＭＡ転送装置。
【請求項１３】　　所定の処理により得られるデータを
上記出力データ記憶手段に書込む処理手段を備えている
，請求項１２に記載のＤＭＡ転送装置。
【請求項１４】　　入力データ記憶手段，上記入力デー
タ記憶手段に記憶されている入力データに対して所定の
処理を行う処理手段，ＤＭＡ転送のための制御信号の入
出力用制御端子，データ・バスに接続されるデータ端子
およびアドレス・バスに接続されるアドレス端子，なら
びに上記制御端子，データ端子およびアドレス端子に接
続され，上記制御端子に入力する制御信号に応答して上
記アドレス・バスに出力されるアドレス信号により指定
される転送元ディバイスから上記データ・バスを介して
データを取込み，このデータを上記入力データ記憶手段
に書込むように制御する入力データＤＭＡ転送制御手段
，を備えたＤＭＡ機能付プロセッサ。
【請求項１５】　　データ一時記憶手段をさらに備え，
上記制御端子，データ端子およびアドレス端子に接続さ
れ，上記アドレス・バスに出力されるアドレス信号によ
り指定される転送元ディバイスから上記データ・バスを
介してデータを取込み，このデータを上記データ一時記
憶手段および上記入力データ記憶手段に記憶し，次に上
記データ一時記憶手段に記憶されたデータを，上記アド
レス・バスに出力されるアドレス信号により指定される
転送先ディバイスに上記データ・バスを介して転送して
書込むよう制御するディバイス間兼入力データＤＭＡ転
送制御手段を備えた請求項１４に記載のＤＭＡ機能付プ
ロセッサ。
【請求項１６】　　出力データ記憶手段，所定の処理に
より得られる出力データを上記出力データ記憶手段に記
憶する処理手段，ＤＭＡ転送のための制御信号の入出力
用制御端子，データ・バスに接続されるデータ端子およ
びアドレス・バスに接続されるアドレス端子，ならびに
上記制御端子，データ端子およびアドレス端子に接続さ
れ，上記制御端子に入力する制御信号に応答して，上記
出力データ記憶手段に記憶されている出力データを，上
記アドレス・バスに出力されるアドレス信号により指定
される転送先ディバイスに上記データ・バスを介して転
送して書込むよう制御する出力データＤＭＡ転送制御手
段，を備えたＤＭＡ機能付プロセッサ。
【請求項１７】　　上記制御端子，データ端子およびア
ドレス端子に接続され，上記制御端子に入力する制御信
号に応答して，上記アドレス・バスに出力されるアドレ
ス信号により指定される転送元ディバイスから転送先デ
ィバイスにデータを転送するよう制御するディバイス間
ＤＭＡ転送制御手段をさらに備えている，請求項１４か
ら１６のいずれか一項に記載のＤＭＡ機能付プロセッサ
。
【請求項１８】　　データ一時記憶手段，入力データ記
憶手段，上記入力データ記憶手段に記憶されている入力
データに対して所定の処理を行う処理手段，ＤＭＡ転送
のための制御信号の入出力用制御端子，データ・バスに
接続されるデータ端子およびアドレス・バスに接続され
るアドレス端子，ならびに上記制御端子，データ端子お
よびアドレス端子に接続され，上記アドレス・バスに出
力されるアドレス信号により指定される転送元ディバイ
スから上記データ・バスを介してデータを取込み，この
データを上記データ一時記憶手段および上記入力データ
記憶手段に記憶し，次に上記データ一時記憶手段に記憶
されたデータを，上記アドレス・バスに出力されるアド
レス信号により指定される転送先ディバイスに上記デー
タ・バスを介して転送して書込むよう制御するディバイ
ス間兼入力データＤＭＡ転送制御手段を備えたＤＭＡ機
能付プロセッサ。
【請求項１９】　　アドレス・バス，データ・バスおよ
びコントロール・バスにより相互に接続されたＣＰＵ，
メモリを含む入出力ディバイス，およびＤＭＡＣプロセ
ッサから構成され，上記ＤＭＡＣプロセッサが，内部記
憶手段，上記入出力ディバイスからのＤＭＡ転送要求に
応答して上記ＣＰＵのバス占有許可の下に，上記ＤＭＡ
転送要求をした入出力ディバイスを含む所要の２つの入
出力ディバイス間におけるデータの転送を制御する第１
のＤＭＡ転送制御手段，上記入出力ディバイスからのＤ
ＭＡ転送要求に応答して上記ＣＰＵのバス占有許可の下
に，上記ＤＭＡ転送要求をした入出力ディバイスと上記
内部記憶手段との間のデータの転送を制御する第２のＤ
ＭＡ転送制御手段，および上記第２のＤＭＡ転送制御手
段によるＤＭＡ転送により上記内部記憶手段に蓄えられ
た入力データに所定の処理を施して出力データを作成し
，この出力データを上記内部記憶手段に記憶する処理手
段を備えている，コンピュータ・システム。
【請求項２０】　　与えられた入力データに対して所定
の処理を施して出力データを生成する処理手段，上記入
力データを外部ディバイスからＤＭＡ転送により取込み
かつ上記出力データをＤＭＡ転送により外部ディバイス
に出力する第１のＤＭＡ転送手段，および２つの外部デ
ィバイス間のデータのＤＭＡ転送を行う第２のＤＭＡ転
送手段，を備えたＤＭＡＣコンパチブル・プロセッサ。
【請求項２１】　　上記処理手段がファジィ推論処理手
段であって，ルールおよびメンバーシップ関数を表わす
データを記憶する第１の記憶手段と，上記入，出力デー
タを記憶する第２の記憶手段と，上記第１記憶手段に記
憶されているルールおよびメンバーシップ関数にしたが
って上記第２の記憶手段に記憶されている入力データを
用いてファジィ推論演算処理を行う演算手段とを備えて
いる，請求項２０に記載のＤＭＡＣコンパチブル・プロ
セッサ。
【請求項２２】　　上記処理手段，第１および第２のＤ
ＭＡ転送手段が１チップ上に形成されている請求項２０
に記載のＤＭＡＣコンパチブル・プロセッサ。
【請求項２３】　　ＤＭＡＣとコンパチブルなピン配置
を有している請求項２０に記載のＤＭＡＣコンパチブル
・プロセッサ。
【請求項２４】　　外部ディバイスからのＤＭＡ転送要
求に応答して，その外部ディバイスに対してあらかじめ
定められた動作モードに応じて，外部ディバイス間ＤＭ
Ａ転送か，外部ディバイス内部記憶手段間ＤＭＡ転送か
を決定する手段，外部ディバイス間ＤＭＡ転送と決定さ
れたときに，上記ＤＭＡ転送要求をした外部ディバイス
を含む所要の２つの外部ディバイス間におけるデータの
転送を制御する第１のＤＭＡ転送制御手段，外部ディバ
イス内部記憶手段間ＤＭＡ転送と決定されたときに，上
記ＤＭＡ転送要求をした外部ディバイスと内部記憶手段
との間のデータの転送を制御する第２のＤＭＡ転送制御
手段，および上記第２のＤＭＡ転送制御手段によるＤＭ
Ａ転送により上記内部記憶手段に蓄えられた入力データ
を用いて所定のファジィ推論演算を行い，その結果を出
力データとして上記内部記憶手段に記憶するファジィ推
論手段，を備えたＤＭＡＣコンパチブル・ファジィ・プ
ロセッサ。
【請求項２５】　　上記外部ディバイス内部記憶手段間
ＤＭＡ転送を制御する第２のＤＭＡ転送制御手段が，上
記外部ディバイスから上記内部記憶手段への入力データ
のＤＭＡ転送を制御する第３の制御手段と，上記内部記
憶手段から上記外部ディバイスへの出力データのＤＭＡ
転送を制御する第４の制御手段と，を備えている請求項
２４に記載のＤＭＡＣコンパチブル・ファジィ・プロセ
ッサ。
【請求項２６】　　上記第３の制御手段による上記外部
ディバイスから上記内部記憶手段への入力データのＤＭ
Ａ転送が終了したのち，上記ファジィ推論手段にこの入
力データのファジィ推論演算処理を開始させる処理開始
制御手段をさらに備えている請求項２５に記載のＤＭＡ
Ｃコンパチブル・ファジィ・プロセッサ。
【請求項２７】　　上記ファジィ推論手段が，入力デー
タの処理を終了したのち上記第４の制御手段に出力デー
タの上記外部ディバイスへのＤＭＡ転送を要求する請求
項２５に記載のＤＭＡＣコンパチブル・ファジィ・プロ
セッサ。
【請求項２８】　　上記ファジィ推論手段が入力データ
のファジィ推論演算処理を終了したのち上記第４の制御
手段に出力データの上記外部ディバイスへのＤＭＡ転送
を要求することを許すかどうかを決定する手段をさらに
備えている請求項２５に記載のＤＭＡＣコンパチブル・
ファジィ・プロセッサ。
【請求項２９】　　データ一時記憶手段をさらに備え，
上記第１のＤＭＡ転送制御手段は，外部ディバイス間の
ＤＭＡ転送において，転送元外部ディバイスから読出さ
れたデータをまず上記データ一時記憶手段に一時記憶し
，次に上記データ一時記憶手段に記憶したデータを読出
して転送先外部ディバイスに書込むように制御する，請
求項２４に記載のＤＭＡＣコンパチブル・ファジィ・プ
ロセッサ。
【請求項３０】　　上記第１のＤＭＡ転送制御手段は，
転送元外部ディバイスから読出したデータを上記データ
一時記憶手段に記憶すると同時に上記内部記憶手段に記
憶するよう制御する請求項２９に記載のＤＭＡＣコンパ
チブル・ファジィ・プロセッサ。
【請求項３１】　　入出力ディバイスからのＤＭＡ転送
要求に応答して，その入出力ディバイスに対してあらか
じめ定められた動作モードに応じて，入出力ディバイス
間ＤＭＡ転送か，入出力ディバイス内部記憶手段間ＤＭ
Ａ転送かを決定し，入出力ディバイス間ＤＭＡ転送と決
定したときには，上記ＤＭＡ転送要求をした入出力ディ
バイスを含む所要の２つの入出力ディバイス間における
データのＤＭＡ転送を行い，入出力ディバイス内部記憶
手段間ＤＭＡ転送と決定したときには，上記ＤＭＡ転送
要求をした入出力ディバイスと内部記憶手段との間のデ
ータのＤＭＡ転送を行う，ＤＭＡＣコンパチブル・プロ
セッサの動作方法。
【請求項３２】　　上記入出力ディバイス内部記憶手段
間ＤＭＡ転送が，上記入出力ディバイスから上記内部記
憶手段への入力データのＤＭＡ転送と，上記内部記憶手
段から上記入出力ディバイスへの出力データのＤＭＡ転
送とを含む，請求項３１に記載のＤＭＡＣコンパチブル
・プロセッサの動作方法。
【請求項３３】　　上記入出力ディバイスから上記内部
記憶手段への入力データのＤＭＡ転送が終了したのち，
処理手段にこの入力データの処理を開始させる請求項３
２に記載のＤＭＡＣコンパチブル・プロセッサの動作方
法。
【請求項３４】　　処理手段が入力データの処理を終了
したときに出力データの上記入出力ディバイスへのＤＭ
Ａ転送を要求する，請求項３２に記載のＤＭＡＣコンパ
チブル・プロセッサの動作方法。
【請求項３５】　　処理手段が入力データの処理を終了
したときに，あらかじめ定められた動作モードに応じて
出力データの上記入出力ディバイスへのＤＭＡ転送を要
求することを許すかどうかを決定する請求項３２に記載
のＤＭＡＣコンパチブル・プロセッサの動作方法。
【請求項３６】　　入出力ディバイス間のＤＭＡ転送に
おいて，転送元入出力ディバイスから読出されたデータ
をまずデータ一時記憶手段に一時記憶し，次に上記デー
タ一時記憶手段に記憶したデータを読出して転送先入出
力ディバイスに書込むように制御する，請求項３１に記
載のＤＭＡＣコンパチブル・プロセッサの動作方法。
【請求項３７】　　転送元入出力ディバイスから読出し
たデータを上記データ一時記憶手段に記憶すると同時に
上記内部記憶手段に記憶するよう制御する請求項３６に
記載のＤＭＡＣコンパチブル・プロセッサの動作方法。
【請求項３８】　　上記入出力ディバイスからＤＭＡ転
送要求があった場合に，入出力ディバイス内部記憶手段
間ＤＭＡ転送と決定したときには，処理手段が処理動作
実行中かどうかを判定し，処理動作実行中であればその
終了を待ってＤＭＡ転送を行う，請求項３１に記載のＤ
ＭＡＣコンパチブル・プロセッサの動作方法。
【請求項３９】　　上記処理手段がファジィ推論処理手
段である請求項３８に記載のＤＭＡＣコンパチブル・プ
ロセッサの動作方法。
【請求項４０】　　データ一時記憶手段，内部データ記
憶手段，および上記内部データ記憶手段に記憶されたデ
ータに対する所定の処理を行う処理手段を備えた装置に
おいて，転送元ディバイスから読出されたデータをまず
上記データ一時記憶手段に記憶するとともに上記内部デ
ータ記憶手段に記憶し，次に上記データ一時記憶手段に
記憶したデータを読出して転送先ディバイスに書込む，
ＤＭＡ転送方法。