JPH0227696B2

JPH0227696B2 - Johoshorisochi

Info

Publication number: JPH0227696B2
Application number: JP7028980A
Authority: JP
Inventors: Yoshikuni Sato
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-05-27
Filing date: 1980-05-27
Publication date: 1990-06-19
Anticipated expiration: 2000-05-27
Also published as: JPS56166568A

Description

【発明の詳細な説明】本発明は情報処理装置、特に複数のデータ処理
部が共通のメモリとデータの転送を行なう情報処
理装置の構成に関する。

近年データ処理の多様化、複数化に伴い多重処
理を目的とした複合情報処理装置（マルチプロセ
ツシングシステム）が開発された。これは一連の
データ処理を細分化して複数の処理に分割し、各
処理に専用の情報処理装置（以下、プロセツサと
いう）を設け、これら複数のプロセツサを競合し
てデータ処理を行うものである。このため各プロ
セツサ間はデータ転送用のバスで接続され、この
バスには各プロセツサが共用してアクセスする共
通メモリが少なくとも１個以上は接続されてい
る。更に各プロセツサは与えられたデータ処理に
必要な語長（ビツト数）を単位として構成されて
いる。例えば入出力機器とのデータ転送を実行す
るプロセツサは８ビツト処理、高速演算を実行す
べきプロセツサは16ビツト処理というように、各
プロセツサはその処理語長を異にする場合があ
る。

従来、処理語長の異なる複数のプロセツサで構
成された複合情報処理装置（マルチプロセツサシ
ステム）は、その中で最も長い語長か最も短かい
語長を基準とするビツト長でバスを構成し、これ
を各プロセツサの共通バスとして用いていた。第
１図はこの様な共通バスを使用した複合プロセツ
サのシステム構成図で、16ビツトのデータ入出力
端子をもつ16ビツト処理用プロセツサ１００と、
８ビツトのデータ入出力端子をもつ８ビツト処理
用のプロセツサ１１０とが、16ビツト構成の共通
バス１２０に接続された様子を示す。ここで１３
０はプロセツサ１００，１１０が共通に用いる共
通メモリ群である。

データ処理語長の異なる複数のプロセツサを用
いるマルチプロセツサシステムでは、入出力装置
など短い語長（８ビツト）で処理されることの多
い機器には８ビツト処理用プロセツサ１１０を用
い、一方高速のデータ処理を要する機器には処理
語長の長い（16ビツト）プロセツサ１００を用い
ることにより、その目的に応じた処理を円滑に無
駄なく実行させることができる。しかしながら第
１図のような構成では８ビツト処理用のプロセツ
サ１１０が共通バス１２０を使用している期間は
16ビツト処理用のプロセツサ１００は共通バス１
２０を使用することができなかつた。特に、８ビ
ツト処理用プロセツサ１１０がアクセスするメモ
リと16ビツト処理用プロセツサ１００がアクセス
するメモリとが異なつたチツプであつても、16ビ
ツト処理用プロセツサ１００は共通バス１２０を
使用できないためにその処理を実行することがで
きず、処理速度が低下してしまうという欠点があ
つた。又、システム全体の処理速度も共通バスの
使用効率が悪いために高速化することができなか
つた。

一方、処理速度を向上させる方法として８ビツ
トプロセツサ１１０側で入出力データを16ビツト
に組み立てた後共通バス１２０へ転送する方法も
あるが、16ビツトにデータを組み立てるために付
加される制御機構やそれに費される処理時間の延
長を考慮すると、決して満足のいくマルチプロセ
ツサシステムとは云えなかつた。又、各プロセツ
サがアクセスするメモリをそのプロセツサ専用の
メモリとしバスを分離することも考えられるが、
バスによつて分離されたメモリを他のバスに接続
されているプロセツサが利用することはできない
ため、メモリの使用効率が悪く、さらにメモリを
プロセツサ毎に付加する構成となりシステム全体
のメモリ容量が不必要に増加するという欠点があ
る。従つて少ないメモリ容量で有効に利用するこ
とからも、メモリは各プロセツサに対して共用さ
せる必要があり、メモリの使用効率を向上させる
ことは困難であつた。

本発明は、上記実情に鑑みてなされたもので、
その目的とする所はメモリ容量を増加することな
くバスの使用効率を高め、データの処理速度を高
速化した情報処理装置を提供することである。

上記目的を達成するため本発明の情報処理装置
はｎ本のビツト線を有する第１のバスと、この第
１のバスに接続されこのバスを用いてデータの転
送を行なう第１の処理手段と、2n本のビツト線
を有し前記第１のバスとは分離して設けられた第
２のバスと、この第２のバスに接続されこのバス
を用いてデータの転送を行なう第２の処理手段
と、前記第１及び第２のバスに接続が可能で、前
記第１及び第２の処理手段が共通にアクセスでき
る共用メモリと、この共用メモリを前記第１のバ
スに接続するか前記第２のバスに接続するかを制
御する制御部とを含み、第２の処理手段はｎビツ
ト単位と2nビツト単位のいずれにおいてもデー
タ転送できるようにして構成される。

尚、この構成において第１及び第２のバスに接
続される第１及び第２の処理（制御）手段とは、
データの受信あるいは送信もしくはその両方が可
能なハードウエア機構であればよい。例えば中央
処理装置（CPU）を含むプロセツサ、あるいは
単にCPUブロツク、周辺機器とのデータ転送を
行なう入出力制御装置、メモリからのデータを入
力したり、メモリへデータを出力したりするレジ
スタ等データ処理に際して転送されたデータを受
け取つたり転送すべきデータを作成したりする機
能をもつものであればよい。更に第１及び第２の
バスに接続される共通メモリとしては、１個のメ
モリチツプから複数個のメモリチツプまで任意の
個数のメモリチツプの総称として考えることも、
又１チツプマイクロコンピユータ内でのメモリブ
ロツクとして考えることもできる。又、第１のバ
スと第２のバスとは同時に独立したデータを転送
することが可能なように構成されており、これら
のバスには共通メモリや専用メモリ、CPU、入
出力制御装置あるいは１チツプのマイクロプロセ
ツサ等種々のデータ処理機能を有する機器が適宜
接続されている。

本発明によれば、共通に使用されるメモリは単
に１本の共通バスに接続されるのではなく、目的
に応じたビツト数のデータを転送できる複数のバ
スに接続されるように構成されているため、１本
のバスを複数の処理機構が競合して用いることな
く、互いに独自に与えられたバスを使用できるの
で、データの処理速度は著しく向上されうる。更
に、共通メモリはこれら複数のバスのいづれにも
接続することができるように構成されているの
で、メモリ容量を増加させることなく、与えられ
た容量を最大限に有効に利用できる。更に、バス
を構成するビツト数を処理語長と等しくしておけ
ば、無駄のないデータ転送を実行することができ
る。尚、この場合には共通メモリから読み出され
るデータあるいは共通メモリに書き込まれるデー
タのビツト数を後で述べるように切り替えて制御
しさえすればよい。

以下に図面を参照して本発明の実施例を詳細に
説明する。

尚、ここではマルチプロセツサシステムを例に
とり、第１及び第２の処理手段として夫々独立し
たプロセツサを有し、これらが共通にアクセスで
きるメモリを２個有する場合を例に説明する。

第２図は本発明の一実施例を示すマルチプロセ
ツサシステムの構成図で、16ビツトの並列ビツト
線を有する16ビツトバス２３０と、８ビツトの並
列ビツト線を有する８ビツトバス２４０とを独立
に有し、16ビツトバスには高速演算等に用いられ
る16ビツト処理用のプロセツサ２１０とこのプロ
セツサ２１０がデータ処理において使用する専用
メモリや入出力制御装置、レジスタ等の付加機構
２７０が接続され、８ビツトバス２４０には周辺
機器（キーボード、プリンタ、デイスプレイ等）
を制御する８ビツト処理の入出力機器制御用のプ
ロセツサ２２０と、このプロセツサ２２０とデー
タ転送を行なう入出力機器やレジスタ等の付加機
構２８０が接続される。更に、これらバス２３
０，２４０にはプロセツサ２１０，２２０が共通
に使用することができる共有メモリ２５０，２６
０が両方のバスに接続可能なように設けられる。

このシステム構成にすれば、16ビツトプロセツ
サ２１０がバス２３０を利用して共通メモリ２５
０を使用し、一方同時に８ビツトプロセツサ２２
０がバス２４０を利用して共通メモリ２６０をア
クセスしようとした時、メモリ２５０をバス２３
０に接続し、メモリ２６０をバス２４０に接続す
ることによりメモリアクセスに関して遅れなし
で、夫々のプロセツサの処理を同時に並列して実
行できる。今、仮りに16ビツトプロセツサ２１０
と８ビツトプロセツサ２２０とが同じメモリ例え
ば２５０を同時に、もしくはいづれか一方アクセ
スしている時に他方がアクセスしようとした時
は、後述するように優先順位決定回路を設け、こ
の回路で優先されたプロセツサにメモリの使用権
を優先して与え、残りのプロセツサは優先された
プロセツサのアクセスが終了した後、メモリの使
用を許可されるようにすればよい。通常は８ビツ
トプロセツサ２２０は16ビツトプロセツサ２１０
の指令に基づき入出力のデータ処理を行ない、そ
の結果必要であれば共通メモリを使用するように
プログラムされているので16ビツトプロセツサ２
１０用の処理プログラムが格納されているメモリ
モジユールを８ビツトプロセツサ２２０がアクセ
スすることは少ない。従つて多くの場合は２つの
プロセツサ２１０，２２０は互いに独立して夫々
のバスを用いて共通メモリをアクセスすることが
でき並列にデータ処理を実行することができ、処
理時間はほぼ各プロセツサ自身の処理速度で決ま
り高速で有効にデータ処理を実行することができ
る。特にプロセツサ２１０がメモリ２５０をデー
タ転送している期間に、プロセツサ２２０がバス
２４０を用いて付加機構２８０とデータ転送する
ことは容易である。

次に、第２図のシステムにおいて２つのバスに
接続可能な共通メモリと、その接続制御をより詳
細に説明するために、第３図にその要部をブロツ
ク化して示す。バスとしては８ビツトのデータバ
スと16ビツトのデータバスとの２つのバスを用
い、共通メモリは１アドレス当り８ビツトのデー
タ（１バイトデータ）を格納できるようにし、16
ビツトバスに対しては２バイトのデータを読み出
し／書き込みするようにする。８ビツト処理用プ
ロセツサ３６０は８ビツトバスのアドレスバス３
０１、メモリへの読み出し／書き込みの制御を行
なうメモリアクセス制御信号３０２及び８ビツト
のデータバス３０３に接続され、16ビツト処理用
プロセツサ３７０は16ビツトのアドレスバス３０
４、16ビツトバスのメモリアクセス制御信号３０
５及び16ビツトデータバス（下位８ビツトバス３
０６と上位８ビツトバス３０７からなる）に接続
される。メモリは隅数アドレスで指定され８ビツ
トデータを信号線３０８に転送し、奇数アドレス
で指定されその８ビツトデータを信号線３０９に
転送するように構成され、偶数、奇数の各１アド
レスを１組として16ビツトのデータの上位、下位
ビツトが規定される。更に、８ビツトバス制御回
路３５０と16ビツトバス制御回路３５１を有し、
これらから出力されるアドレス信号３１０、アク
セス信号３１１，３１２で偶数アドレスメモリブ
ロツク３４０と奇数アドレスメモリブロツク３４
１とがアクセスされる。尚、各バス制御回路３５
０，３５１は対応するプロセツサ３６０，３７０
から送られるアドレスデータをデコードする機能
を有していてもよい。ここで、プロセツサ３６０
はメモリアドレスMO，MO＋１，……と連続し
てアドレス指定することにより、１バイトづつデ
ータを読み出すことができるが、プロセツサ３７
０はアドレスMOとMO＋１を１つのアドレスと
して指定して同時に２バイトのデータを読み出す
ようにアドレス制御する必要がある。更に、バス
制御回路３５０，３５１からはプロセツサ３７０
のメモリアクセス要求信号３１３とプロセツサ３
６０からのメモリアクセス要求信号３１５とが
夫々プロセツサがメモリをアクセスする時優先順
位決定回路３５２に出力され、その結果優先順位
の高い方にメモリアクセス許可信号３１４，３１
６が出力される。どちらか一方のみが要求を出し
た場合には即刻許可信号が出される。更に、８ビ
ツトの双方向性データバツフア３３０〜３３３が
メモリとバスとの間に挿入されており、これを介
してメモリの偶数アドレスのデータ、奇数アドレ
スのデータが転送される。このバツフア制御は、
偶数アドレスの場合制御信号３１７でバツフア３
３０が動作され、奇数アドレスの場合制御信号３
１８でバツフア３３１が動作される。又、16ビツ
トバスに接続されたバツフア３３２，３３３はプ
ロセツサ３０７からのアドレスに基づいて同時
に、もしくは時分割に制御信号３１９，３２０で
動作状態に設定される。

かかる回路構成によれば、プロセツサ３６０が
８ビツトバス３０１〜３０３側からメモリブロツ
ク３４０又は３４１をアクセスする時は、アドレ
スバス３０１とメモリアクセス制御信号３０２を
デコードすることによつて制御回路３５０は、優
先順位決定回路３５２にメモリアクセス要求信号
３１５を出力する。この時優先順位決定回路３５
２は、16ビツトバス３０４〜３０７側からのメモ
リアクセス要求がない時、あるいは同時に要求が
起こつた時はどちらが優先順位が高いかを判断し
て高い方に許可を与える。今、８ビツト処理用プ
ロセツサ３６０に許可を与えるとすれば、制御回
路３５０は、アクセス許可信号３１６が有効にな
るのを待ち、もしアドレスバス３０１の情報が偶
数ならバツフア制御信号３１７によつてデータバ
ツフア３３０を有効にしてメモリブロツク３４０
内の指定されたアドレスを選択し、読み出しもし
くは書き込みの処理を制御信号３１１によつて指
定し、メモリ３４０と８ビツトデータバス３０３
とが接続されてデータの転送が実行される。一
方、奇数アドレスの時は制御信号３１２で読み出
し、書き込みを指定し、メモリ３４１と８ビツト
バス３０３をバツフア制御信号３１８の制御の下
で接続し、データ転送を可能とする。

次にプロセツサ３７０が16ビツトバス３０４〜
３０７側からメモリブロツク３４０及び３４１を
アクセスする時は、アドレスバス３０４からのア
ドレス信号とメモリアクセス制御信号３０５とを
制御回路３５１でデコードすることによつて優先
順位決定回路３５２にメモリアクセス要求信号３
１３を出力する。この結果、許可信号が出たら内
部アドレス指定信号３１０でメモリブロツク３４
０，３４１の中の各１バイトデータを選択して、
制御信号３１１，３１２で指定された読み出しあ
るいは書き込み動作を実行すべくバツフア３３
２，３３３を共に動作状態にして16ビツトバス３
０６，３０７とメモリを接続する。もしプロセツ
サ３７０が８ビツト分のみデータを要求した場合
には、メモリブロツク３４０又は３４１のいずれ
か一方だけが選択され、選択されたメモリブロツ
クに接続されているバツフアを動作して16ビツト
を構成する各８ビツトの上位あるいは下位のいづ
れかのバス３０６，３０７に接続させる。

以上のようにして、共通メモリを16ビツトバス
と８ビツトバスのいづれにも接続できるように
し、かつプロセツサがメモリとデータ転送を行な
わない期間はバスからメモリを切り離せるように
することによつて、８ビツト処理用プロセツサ３
６０と16ビツト処理用プロセツサ３７０とが同じ
バスを競合することなく夫々専用のバスを用いて
共通のメモリをアクセスすることができる。従つ
て、前述したようにデータ転送速度が向上し、処
理時間を大幅に短縮させることができる。又、第
３図のようなメモリを複数個設けておいても夫々
のデータバスを効率よく使用することができ、各
プロセツサは待ち時間を持つことなしに高速メモ
リアクセスを行うことができる。

尚、上記実施例では８ビツトと16ビツトの２つ
のバスを有する例を示したが、それ以上のバスを
設けてもよい。この時、共通メモリのブロツク構
成としては、最も少ない処理語長（ビツト数）を
有するバスで規定されるビツト数を１バイトとす
る。更に、第３図で示したメモリブロツク３４
０，３４１、制御回路３５０，３５１、優先決定
回路３５２、バツフア３３０〜３３３は１チツプ
内に集積化してもよいし、別々に形成してもよ
い。更に、本発明の応用として、１つのプロセツ
サと複数のメモリとを有するシステムにも適用で
き、このプロセツサが異なる処理語長のデータ処
理を実行する時には、その語長に応じたバスを複
数個設け、これをメモリに接続可能とするように
構成すれば本発明の効果は十分得られる。又、こ
の異なるバスをゲート回路等を介して接続できる
ような手段を設け、バスからバスへのデータ転送
を行なうようにしてもよい。更に加えて、16ビツ
ト処理用プロセツサが８ビツトデータづつを時分
割に転送する場合、前記２つのバスは分離されて
いても同一のビツト数（８ビツト）でよい。

【図面の簡単な説明】

第１図は従来のマルチプロセツサシステムの構
成ブロツク図、第２図は本発明の一実施例を示す
構成ブロツク図、第３図は第２図の要部を詳細に
示したブロツク図である。１００，２１０，３７０……16ビツト処理用プ
ロセツサ、１１０，２２０，３６０……８ビツト
処理用プロセツサ、１２０，２３０……16ビツト
バス、２４０……８ビツトバス、１３０，２５
０，２６０……共有メモリ、２７０，２８０……
付加機構、３０１，３０４……アドレスバス、３
０２，３０５……メモリアクセス制御信号、３０
３……８ビツトデータバス、３０６，３０７……
各８ビツトの16ビツトバス、３０８……偶数アド
レス値（下位ビツト）の８ビツトデータ線、３０
９……奇数アドレス値（上位ビツト）の８ビツト
データ線、３１７〜３２０……制御信号、３１
５，３１３……メモリ要求信号、３１４，３１６
……許可信号、３５２……優先順位決定回路、３
５０，３５１……メモリ制御回路、３４０，３４
１……メモリブロツク、３３０〜３３３……デー
タバツフア、３６０……８ビツト用プロセツサ、
３７０……16ビツト用プロセツサ。

Claims

【特許請求の範囲】

１ｎビツト長を処理単位とする第１のプロセツ
サに接続されたｎビツト長の第１のバスと、2n
ビツト長を処理単位とする第２のプロセツサに接
続された夫々ｎビツト長の第２および第３のバス
と、前記第１乃至第３のバスに共通に接続された
第１および第２のメモリとを含み、前記第１およ
び第２のメモリの夫々は前記第１のバスに接続さ
れメモリブロツクへのアクセスを制御する第１バ
ス用制御回路と、前記第２および第３のバスに接
続されメモリブロツクへのアクセスを制御する第
２および第３バス用制御回路と、前記第１バス用
制御回路と第２および第３バス用制御回路とに接
続された優先順位決定回路を備え、前記第１のプ
ロセツサが前記第１のメモリをアクセスし、かつ
前記第２のプロセツサが前記第２のメモリをアク
セスする時は前記第１のメモリと前記第１のバス
とを接続し、かつ前記第２のメモリと前記第２お
よび第３のバスとを接続することによつて各プロ
セツサが同時に夫々異なるメモリをアクセスでき
るようになし、前記第１のプロセツサと前記第２
のプロセツサが同一のメモリをアクセスする時は
前記優先順位決定回路により優先順位に従つてい
ずれかのプロセツサにメモリアクセスを許可し、
前記第１のプロセツサに対しては前記第１バス用
制御回路の制御の下に前記第１のバスを使つてｎ
ビツト長のデータを転送し、一方前記第２のプロ
セツサに対しては前記第２および第３バス用制御
回路の制御の下に前記第２および第３のバスを同
時に使つて2nビツト長のデータを同時に転送す
る第１のモードと、前記第２もしくは第３のバス
の一方を使つてｎビツト長のデータを転送する第
２のモードとを選択的に割り当てられるように構
成したことを特徴とする情報処理装置。