JPH04309014A - 直接デジタル・シンセサイザーを含むフェーズ・ロック・ループ周波数追従装置 - Google Patents

直接デジタル・シンセサイザーを含むフェーズ・ロック・ループ周波数追従装置

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JPH04309014A
JPH04309014A JP3341535A JP34153591A JPH04309014A JP H04309014 A JPH04309014 A JP H04309014A JP 3341535 A JP3341535 A JP 3341535A JP 34153591 A JP34153591 A JP 34153591A JP H04309014 A JPH04309014 A JP H04309014A
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signal
line
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frequency
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JP3341535A
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Iradj Shahriary
イラディ・シャーリアリ
Kevin M Mcnab
ケビン・エム・マッナブ
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は搬送波周波数トラッキ
ング・フェーズロック・ループに関し、特に直接デジタ
ル・シンセサイザーを有する搬送波周波数追従フェーズ
・ロック・ループ（ｔｒａｃｋｉｎｇ　ｐｈａｓｅ−ｌ
ｏｃｋｅｄ　ｌｏｏｐｓ）　に関し、広帯域な搬送波追
従及びクロック回復システムを提供する。
【０００２】
【従来の技術】フェーズ・ロック・ループは衛星を追跡
するシステムのような搬送波周波数追従システムの分野
で一般に知られており、コヒーレントな搬送波及びクロ
ック信号の発生を必要とする変調機能を提供する。これ
らフェーズ・ロック・ループは、時間と共に広範囲に変
化する周波数の搬送波に追従し、それにロック（ｌｏｃ
ｋ）する有効な手段を提供する。追従及び変調モードに
おいて、フェーズ・ロック・ループは、その搬送波にロ
ックすることにより、及び安定して実質的にノイズのな
いその搬送波のレプリカ（ｒｅｐｌｅｃａ）　を発生す
ることにより、周波数の変化する搬送波を再発生する。
【０００３】一般的なフェーズ・ロック・ループは搬送
波信号を再生するときに、電圧制御オシレータを必要と
する。代表的な電圧制御オシレータ（ＶＣＯ）は、約１
オクターブの最大有効帯域幅を有する。なぜならば、Ｖ
ＣＯを所望範囲の周波数に同調又は整合する必要がある
からである。単一のＶＣＯが１オクターブ以上の帯域を
カバーするために用いられるとき、スペクトル純度（ｓ
ｐｅｃｔｒａｌ　ｐｕｒｉｔｙ）　は、強い混調波およ
び実効ノイズによって失われる。更に、１オクターブを
越えて単一のＶＣＯを正確に調整するためには、ＶＣＯ
により示される調整の線形度における過度の変化を補償
する能力が必要である。従って、従来のフェーズ・ロッ
ク・ループ追従システムは、広範囲の周波数について要
求され追従を提供するために、複数のＶＣＯが必要であ
る。
【０００４】図１は複数のＶＣＯを有する一般的なフェ
ーズ・ロック・ループを示す。この図で、入力ライン１
２上の信号は、時間と共に変加する数周波数を有する広
帯域入力である。入力ライン１２はフィードバック信号
を提供する帰還ライン１６と共に、位相検出器１４に供
給される。位相検出器１４からの出力ラインは電圧積分
ローパスフィルタ２０に入力として供給される。ローパ
スフィルタ２０の出力ライン２２はゲイン補償回路２４
に入力として供給される。ライン２６上のゲイン補償回
路２４の出力は第１スイッチ２８に供給される。スイッ
チ２８は複数の出力を有し、これら出力は複数のＶＣＯ
３０に接続される。ＶＣＯ３０の出力は第２スイッチ３
２に供給され、このスイッチはライン３４上に単一の出
力”ｆｏｕｔ”を有する。ライン１６上のフィードバッ
ク信号は出力ライン３４から得られ、位相検出器１４に
供給され、フェーズ・ロック・ループを形成する。
【０００５】動作に関して、位相検出器１４は、ライン
１２上の入力信号の位相をライン１６上のフィードバッ
ク信号と比較する。ライン１８上の位相検出器１４の出
力は、その位相差を示すＤＣ信号である。ローパス・ル
ープフィルタ２０は、それら周波数から得られたＤＣ信
号に残留するあらゆるＡＣ成分を排除する。ゲイン補償
回路２４はローパス・ループフィルタ２０から、ライン
２２上の純粋なＤＣ信号を入力し、異なるループゲイン
や異なるＶＣＯの調整パラメータ及び入力信号に関係な
く、ループゲインを一定値に修正する。ライン２６上の
ゲイン補償回路２８の出力は第１スイッチ２８に供給さ
れる。このスイッチ２８は適切なＶＣＯを対象としてい
る周波数の範囲により選択する。各ＶＣＯ３０はＤＣ信
号を入力し、その信号を、ライン１２上の入力信号のク
リーンな代表（ｒｅｐｒｅｓｅｎｔａｔｉｖｅ）信号に
変換する。再構成された入力は、単一の出力を発生する
第２スイッチ３２に供給される。スイッチ３２の出力は
帰還ライン１６を有し、これは位相検出器１４に前述さ
れたように供給される。
【０００６】ライン１２上の入力信号の周波数が変化し
たとき、ライン１２上の入力信号及びライン１６上のロ
ックされた信号の位相の変化は、この位相変化を示すた
めにライン１８上のＤＣ信号を修正する。そして位相内
の変化に基づいてＶＣＯの出力が変化し、又は異なるＶ
ＣＯ３０が選択される。これにより、帰還ライン１６上
の周波数信号は、入力信号１２の周波数に整合される。 このようにして、ライン１２上の入力信号は特定入力周
波数にロックできる。これにより、この信号のクリーン
な代表信号が、フェーズ・ロック・ループを採用する積
分及びダンプ回路、クロックシステムなどのシステムに
使用できる。従って、ノイズ、減衰などは大幅に削減さ
れ、搬送波周波数を効果的に追従できる。
【０００７】図２は他のフェーズ・ロック・ループ追従
システム４０を示す従来例である。このシステムで、時
間と共に変化する周波数を有するライン４２上の入力信
号は第１スイッチ４４に供給される。スイッチ４４はこ
の入力周波数信号を、その周波数に基づいて、複数の異
なるフェーズ・ロック・ループ４６の中の一つに供給す
る。各フェーズ・ロック・ループ４６は、単一のＶＣＯ
を有する図１の回路全体を示す。各フェーズ・ロック・
ループ４６の出力は、第２スイッチ４７に供給され、単
一の出力を発生する。このシステムは非常に高価で、沢
山の冗長なハードウエアを必要とする。更に、各ループ
４６は独立して調整・整合されたければならず、そして
正しい獲得（ａｃｑｕｉｓｉｔｉｏｎ）　、追跡、安定
性、及びノイズの影響をモニタしなければなない。
【０００８】
【発明が解決しようとする課題】図１のフェーズ・ロッ
ク・ループ１０のハードウエアは図２のシステム４０よ
り小規模でよいが、冗長な複数のＶＣＯを必要とする。 各ＶＣＯは、正しいループ性能を維持するために、調整
特性と追加の複雑なゲイン補償回路のセットを必要とす
る。
【０００９】図１のシステムに類似する従来の追従シス
テムは、単一のＶＣＯを有する単一のフェーズ・ロック
・ループで、このＶＣＯは複数のバラクタ・ダイオード
（ｖａｒａｃｔｏｒ　ｄｉｏｄｅ）による調節回路を持
っている。従って必要とされるのは、非常に広帯域で調
整・整合できる単一のフェーズ・ロック・ループで、そ
のループはハードウエア及び調整に大幅な削減がみられ
、これら削減によるコストの低下である。従ってこの発
明の目的は、非常に広帯域に適用でき、スペクトルの高
い純度及び最小限のハードウエアを有する追従システム
を提供することである。
【００１０】
【課題を解決するための手段】この発明の第１第実施例
によれば、フェーズ・ロック・ループ（ＰＬＬ）追従シ
ステムが提供され、このシステムは、単一の狭帯域電圧
制御オシレータ（ＶＣＯ）及び直接デジタル・シンセサ
イザー（ＤＤＳ）を有する。ＤＤＳはＶビットのレジス
ターとアキュムレータを含む。アキュムレータ内のビッ
トは、デジタル周波数コマンドワードにより設定され、
このコマンドワードは入力の周波数を概算する。このコ
マンドワードはＤＤＳの荒い調整を示す。狭帯域ＶＣＯ
はクロック信号をアキュムレータに供給し、アキュムレ
ータレジスタの出力レートを調節し、従ってＤＤＳに対
する微調整として作用する。アキュムレータの出力はデ
ジタル・アナログ変換器によりアナログ周波数信号に戻
される。アナログ周波数信号はＰＬＬの位相検出器に供
給される。位相検出器はデジタル・アナログ変換器から
のその信号の位相と入力信号とを比較し、ＶＣＯの出力
を調節するＤＣ信号を提供する。これにより、単一のＰ
ＬＬは非常に広範囲の周波数について使用でき、且つ、
高い周波数分解能を維持する。ＶＣＯは必要な微調整を
提供し、ＤＤＳのあらゆる分解能に関する制限を克服す
る。
【００１１】第２実施例によれば、前述の第１実施例の
ＶＣＯは、Ｎビットアナログ・デジタル変換器により置
き換えられる。位相検出器のＤＣ信号はアナログ・デジ
タル変換器に供給され、その位相差に比例するデジタル
ワードを設定する。入力周波数を示すデジタルワードは
アナログ・デジタル変換器内に保持される。アナログ・
デジタル変換器に対する一定クロック信号は、デジタル
ワードがＤＤＳのアキュムレータに出力されるときのレ
ートを決定する。一定クロック信号がＤＤＳのアキュム
レータに供給され、アキュムレータの出力レートを設定
する。アキュムレータのデジタル出力は、デジタル・ア
ナログ変換器によって、アナログ周波数に戻される。調
整範囲全体についてのアナログ・デジタル変換器の精度
により、ゲイン補償回路の必要性は完全に排除される。
【００１２】この発明の他の目的、利点、及び特徴は、
図面を参照して行われる特許請求範囲に関するの詳細な
説明により明確となる。
【００１３】
【実施例】この発明の好適実施例に関する以下の説明は
、単に本発明の一例を説明するにすぎず、本発明の応用
又は使用範囲を制限するものではない。
【００１４】図３は図１のフェーズ・ロック・ループ（
ＰＬＬ）１０に類似するＰＬＬ　　５０であるが、狭帯
域電圧制御オシレータ（ＶＣＯ）６８及び以下に説明さ
れる直接デジタル・シンセサイザー（ＤＤＳ）７２を有
する。ＰＬＬ　　５０はライン５６上のフィードバック
信号と、ライン５２上の時間と共にその周波数が変化す
る入力信号を受信する位相検出器５４を含む。位相検出
器５４のライン５８上の出力は、ライン５２上の入力信
号とライン５６上の帰還信号の間の位相差を示すＤＣ信
号である。ライン５８上のＤＣ信号は電圧積分ローパス
ループフィルタ６０に入力される。ライン６２上のルー
プフィルタ６０の出力は、ゲイン補償ネットワーク６４
に供給され、ＰＬＬ回路５０のゲインが修正される。ラ
イン６６上の補償ネットワーク６４からのゲイン補償さ
れた信号は、狭帯域電圧制御オシレータ（ＶＣＯ）６８
に供給される。ＶＣＯ　　６８は、ライン７０にＡＣ信
号を発生し、この信号は直接デジタル・シンセサイザー
７２へ入力される。直接デジタル・シンセサイザー７２
は、荒いデジタル調節回路７４から、ライン７６上のＮ
ビットデジタル周波数コマンドワード受信する。調節回
路７４はライン５２上の入力信号の周波数を概算する。 ＶＣＯ　　６８からのライン７０上のＡＣ信号は、ＤＤ
Ｓ７２に対するクロックパルスとして作用する。ライン
７８上のＤＤＳ　　７２からの出力はライン５２上の入
力信号のクリーンな代表信号で、これは入力信号の周波
数にロックされる。そしてライン７８上の信号はこの追
従システムの他の受信構成要素に供給される。又、ライ
ン５６は出力ライン７８から得られ、フィードバック信
号を位相検出器５４に前述のように供給する。
【００１５】図４はＤＤＳ　　７２の主な回路要素のブ
ロック図である。ＤＤＳ　　７２の中心部分はアキュム
レータ８０で、これはＶＣＯ　　６８からのライン７０
上のクロックパルス、及び荒い調整回路７４からのライ
ン７６上のＮビットデジタル周波数コマンドワードを受
信する。ライン８２上の出力は、アキュムレータ８０の
Ｍビット出力で、これはライン７０上のクロックパルス
によってインクリイメントされる。ライン８２上の信号
は、正弦波・ルックアップ・リードオンリー・メモリ（
ｓｉｎ　ｌｏｏｋ−ｕｐ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍ
ｏｒｙ）（ＲＯＭ）８４に供給される。正弦波ルックア
ップＲＯＭはアキュムレータ８０からＭビット位相代表
を得て、それを位相ビットを示すライン８６上のＰビッ
ト振幅信号に変換する。ライン８６上のＰビットはデジ
タル・アナログ変換器８８に供給される。デジタル・ア
ナログ変換器８８は、ライン８６上のＰビット信号を、
ライン７８上のアナログ出力に変換する。この信号は図
３のライン５２上の入力信号のクリーンな代表信号であ
る。
【００１６】動作に関して、位相検出器５４は、時間と
共に変化するライン５２上の入力信号と、ライン５６上
の帰還信号とを比較する。位相検出器５４はそれら２つ
の信号の間の位相差を示すライン５８上のＤＣ信号を発
生する。ライン５２上の入力信号が周波数を変化させな
ければ、ライン５６上の信号はこの周波数に既にロック
されており、従って、ＤＣ信号は変化しない。ライン５
８上のこのＤＣ信号はループフィルタ６０に供給され、
残留する比較的高い周波数のＡＣ成分のすべてが排除さ
れる。ライン６２上のＤＣ信号は、ゲイン補償ネットワ
ーク６４に供給され、ＰＬＬ　　５０のループゲインを
一定に維持する。なぜならば、ライン７０と７８上の信
号周波数の比は。ループが異なる周波数に調整されると
きに変化するからである。従って、ライン６６上のＤＣ
信号は、入力ライン５２上の信号周波数の変化と共に線
形に変化する。ＶＣＯ　　６８はライン６６上のＤＣ信
号をライン７０上の狭帯域周波数のＡＣ信号に戻す。
【００１７】ライン７０上のＡＣ信号は、アキュムレー
タ８０に対するクロックパルスとして作用する。ライン
７０上の信号がアキュムレータ８０に供給される前に、
その信号はレベルシフト回路（ｌｅｖｅｌ　ｓｈｉｆｔ
ｉｎｇ　ｃｉｒｃｕｉｔ）（図示されず）によってレベ
ルシフトされ、ライン７０上のＡＣ信号を、クロックパ
ルスとして一般的な方形波に変換する。更にアキュムレ
ータ８０に供給されているのは、荒い調節回路７４から
のライン７６上のデジタルＮビット信号である。このＮ
ビット信号は、ライン５２上の入力信号の概算された周
波数のデジタルデータである。時間アキュムレータ８０
は各々、ライン７０上のクロックパルスを受信し、ライ
ン７６上のＮビットワードアキュムレータ８０の以前の
内容に追加される。アキュムレータ８０のオーバー・フ
ロー・レートは、ＤＤＳ　　７２のライン７８上の出力
周波数を決定し、そしてライン７６上のＮビットワード
と、ライン７０上のクロック周波数と、アキュムレータ
８０内の分解能のビット数の関数である。つまり、０又
は１のビットが荒い調整ネットワーク７４から、アキュ
ムレータレジスタにどの様なシーケンスでロードされて
も、それらのビットはライン８２上に、狭帯域ＶＣＯ　
　６８からのクロック周波数により示されるレートで出
力される。従って、ＶＣＯ　　６８はＤＤＳ　　７２の
周波数分解能に関係なく、ＤＤＳ　　７２を入力周波数
に正確に自動調整させる。ライン８２上の出力は、一般
に鋸波形であり、この波形は、ＶＣＯ　　６８からの微
調整クロックパルスにより適合されたデジタル周波数コ
マンドワードの位相情報を示す。このＭビット信号は正
弦波ルックアップＲＯＭ　　８４に供給され、その位相
情報が振幅データを有する正弦波ビットに変換される。 この振幅を表現する信号は、ＲＯＭ　　８４からＰビッ
ト出力ライン８６に出力され、デジタル・アナログ変換
器８８に供給される。デジタルアナログ変換器８８は、
デジタル信号をライン７８上のアナログ信号に戻す。こ
のアナログ信号は、ライン５２上の入力信号の周波数に
ロックされた周波数を有する。アキュムレータ８０に供
給されたライン７６上のＮビットの数を、ライン８２上
のＲＯＭ　　８４に入力されたＭビットの数に等しくす
るのが最も望ましい。更に、デジタル・アナログ変換器
８８に入力されたＰビットの数を、Ｎビットに等しくす
るのが望ましい。ビットの最大数をできるかぎり大きく
維持することにより、明らかにビット情報、及び周波数
分解能を増加することができる。しかし実際的な数とし
て、ＲＯＭ　　８４及びデジタル・アナログ変換器８８
のハードウエア的制限によって、ＲＯＭ　　８４及びＤ
ＡＣ　　８８の使用できるビットは、アキュムレータ８
０より必然的に少なくなる。ＬＳＢ（ｌｅａｓｔ　ｓｉ
ｇｎｉｆｉｃａｎｔ　ｂｉｔｓ）はＲＯＭ　　８４及び
ＤＡＣ　　８８により無視されるので、ＲＯＭ　　８４
及びＤＡＣ８８のビットが少なくとも、アキュムレータ
のビットをできるかぎり多くするのが望ましい。
【００１８】ＶＣＯ　　６８、ＤＤＳ　　７２、及びＰ
ＬＬ　　５０のこの構成によって、高スペクトル純度で
ハードウエアの非常に少ない広帯域追従を達成できる。 ＤＤＳ７２は非常に広い帯域で追従する手段を提供し、
そしてＶＣＯ　　６８は、ＤＤＳ　　７２の周波数分解
能に関するあらゆる制限を克服するために、微調整（周
波数で１％以下の変化）ループ５０のみを必要とする。 ＤＤＳ　　７２は非常に細かい周波数分解能を達成でき
るが、具体的展開ステップでの周波数も分解する。ＶＣ
Ｏ６８は次に示すステップで周波数を分解する手段を提
供する。
【００１９】ＤＤＳ　　７２の分解能”ｆｒｅｓ　”は
次式により与えられる。
【００２０】
【数１】 ここでｆｃｌ＝ライン７０上のアキュムレータ・クロッ
ク周波数、及び Ｎ　　　　＝アキュムレータのビット長ＤＤＳ　　７２
のライン７８上の出力周波数”ｆｏｕｔ　”は次式によ
り与えられる。
【００２１】
【数２】 ここで ａｎ　　　＝アキュムレータのｎ番目のＭＳＢ（ｍｏｓ
ｔ　ｓｉｇｎｉｆｉｃａｎｔ　ｂｉｔ）のロジック・ス
テート式（２）より、出力ライン７８上の周波数は、ラ
イン７６上のデジタルコマンドワードａｎ　を調整する
ことにより、又はライン７０上のクロック周波数ｆｃ１
を調整することにより変化できることが判る。デジタル
制御ワードａｎ　は、荒い予備調整回路７４から、ＤＤ
Ｓ　　７２のアキュムレータ８０に供給される。ライン
５２上の入力周波数に対するこの荒い概算値は、入力ラ
イン５２からの正確なロック周波数をデジタル走引（ｄ
ｉｇｉｔａｌｌｙ　ｓｗｅｅｐ）　するか又はデジタル
的に予備調整することにより達成される。デジタルカウ
ンタなどのデジタル走引システム（図示されず）は、入
力周波数が全く分からないときに使用される。走引シス
テムは、ＰＬＬ　　５０が入力周波数にロックするまで
、周波数範囲をビット分解能でデジタル走引する。そし
て走引システムは、ＰＬＬ　　５０がアンロックされる
まで遮断される。デジタル予備調整システム（図示され
ず）は、、入力周波数の概算値が分かっているときに使
用される。
【００２２】ＰＬＬ　　５０の荒い調整が、これらの方
法により達成され、及びライン７６上のＮビットに供給
されると、　　ライン７８上の出力周波数は、アキュム
レータ８０にクロック周波数を供給するＶＣＯ　　６８
の狭帯域により微調整される。ＶＣＯ　　６８は微調整
装置としてのみ動作し、非常に狭い調整範囲で動作でき
ればよいので、クリスタル、ＳＡＷ共振器または誘電共
振器（ｄｉｅｌｅｃｔｒｉｃ　ｒｅｓｏｎａｔｏｒｓ）
などの非常に安定した装置を、優れたスペクトル純度を
えるために使用できる。どのようなＶＣＯが最も適して
いるかの決定は、所望クロック周波数に依存する。従っ
て、ＤＤＳ　　７２の分解能に関するあらゆる制限がＶ
ＣＯ　　６８により校正できる。
【００２３】代表的ＤＤＳは２４ビットのアキュムレー
タ・レジスタを有する。従って、予備調整精度は、クロ
ック周波数の１／２２４オーダ（ｏｒｄｅｒ）　で達成
できる。これによって、ループ帯域幅は非常に小さくで
きる一方、ＰＬＬ　　５０は適当な直にロックする。実
際問題として、代表的ＤＤＳは、ＤＣからクロック周波
数の４０パーセント　　０＜ｆｏｕｔ　＜０．４ｆｃｌ
　　に及ぶ非常に広い調整範囲を持つことができる。周
波数の制限は主にＤＤＳのフィルタの忠実度に依存する
。
【００２４】図５には、１５０により主に示されるＰＬ
Ｌ５０の修正が示される。この図で、図３と同一の構成
要素は同一の参照番号が付されている。ここでＤＤＳ　
　７２はアキュムレータ１８０により単に置き換えれ、
このアキュムレータはライン１７８上にアキュムレータ
１８０のＭＳＢのアキュムレータ繰り上げを有する。簡
単なこのＰＬＬ　　５０は、混調波誘因（ｈａｒｍｏｎ
ｉｃ　ｓｐｕｒ）　を容認できるクロック回復応用に使
用できる。ライン１７８上の出力信号はアキュムレータ
１８０からのＭＳＢビットのビット・オーバーフローの
繰り上げであり、これは又式（２）により示される。ラ
イン１７８上のデジタル出力はアナログ信号に変換でき
、又ある場合には位相検出器５４はデジタル信号を受信
できる。そのビットの出力レートは、ライン７０上のク
ロックパルスにより変化する。商業的に入手できるアキ
ュムレータは数ギガヘルツで動作するので、図５の構成
でかなりの高速度が得られる。
【００２５】ＶＣＯ　　６８は狭帯域で動作するので、
その変調感度又は線形度は、ＤＤＳ７２が比較的広い帯
域で調整しても、実質的に一定に保たれる。ＶＣＯ６８
の変調感度”Ｋｖｃｏ　は次式により示される。
【００２６】
【数３】 ここで、 ｄｆｏｕｔ　＝ライン７８上の出力周波数変化、及びｄ
ＶＩＮ　　＝ライン６６上のＤＣ電圧変化しかし、ＤＤ
Ｓ　　７２のゲインは、ループがライン５２上の入力周
波数に追従及び調節されるとき、ライン７８上のＤＤＳ
　　７２の出力周波数、及びライン７０上のクロック周
波数の変化比により、実質的に線形に変化する。ＤＤＳ
　　７２のゲイン”ＫＤＤＳ　”は次式により示される
。
【００２７】
【数４】 ここで ｄｆＤＤＳ　＝ライン７８上の出力周波数の変化、及び
ｄｆＶＣＯ　＝ＶＣＯの出力周波数変化図６はＰＬＬ　
　２５０を示す。ゲイン補償ネットワーク６４は、ゲイ
ン補償ネットワーク１６４により置き代わり、ネットワ
ーク１６４は複数のデジタル・アナログ変換器（ＤＡＣ
）１６６及びプログラマブル・リード・オンリー・メモ
リ（ＰＲＯＭ）１６８を含む。ＤＡＣ　　１６６の電流
ゲイン”ＫＤＡＣ　”は次式により示される。
【００２８】
【数５】 ここで ｄＩｏｕｔ　＝ライン６６上の電流変化；ｄＩｉｎ　　
＝ライン６２内の電流変化；ｂｎ　　　　　　＝ＤＡＣ
　　１６６のｎ番目のＭＳＢの論理状態；及び Ｍ　　　　　　　　＝ＤＡＣのビット長ＤＤＳゲイン及
びＤＡＣゲインは両方とも線形に変化するので、Ｎビッ
トワードは、予備調節ネットワーク７４によりアキュム
レータに供給されるとき、ＰＲＯＭ　　１６８を介して
プログラムＤＡＣ１６６に使用できる。ＰＲＯＭ１６８
の出力は、ライン７６上のデジタルコマンドワードに応
答して、ライン１７０上のＤＡＣ　　１６６に供給され
る。つまり、ＤＡＣ１６６から出力される電流Ｉｏｕｔ
は、ＤＡＣ　　１６６に入力する電流Ｉｉｎ、掛ける（
ｍｕｌｔｉｐｌｙ）かける、ＰＲＯＭ１６８に格納され
ているデジタルワードにより決定される。従って、ＰＬ
Ｌ２５０の出力は概算された予備調整周波数に関して補
償される。
【００２９】図７には第２の好適実施例が示される。こ
の実施例で、第１の好適実施例のＶＣＯ　　６８は、ア
ナログ・デジタル変換器（Ａ／Ｄ）３６４に置き代わっ
ている。フェーズ・ロック・ループ３５０はライン３５
２上に時間と共に周波数が変化する入力信号、及びライ
ン３５６上の帰還信号を有し、これらは共にＰＬＬ　　
５０に関して説明されたように、位相検出器３５４に供
給される。ライン３５８上の位相検出器３５４の出力は
、これら２つの信号間を位相差を示すＤＣ信号で、電圧
積分器ローパスループフィルタ３６０に入力され、残留
するあらゆる高周波数ＡＣ成分が排除される。ライン３
６２上のループフィルタ出力は、第１実施例のようにゲ
イン補償ネットワーク６４及びＶＣＯ　　６８に供給さ
れるのではなく、アナログデジタル変換器３６４に供給
される。アナログ・デジタル変換器３６４も又、ライン
３６６上の一定サンプリング入力”Ｆｓａｍｐｌｅ”を
有する。アナログ・デジタル変換器３６４の出力は、Ｎ
本のライン３６８に発生し、そしてＤＤＳ　　３７０に
供給される。 ＤＤＳ　　３７０はライン３７２上の実質的に一定クロ
ックパルスを有し、このパルスはクロックネットワーク
（図示されず）から供給される。ライン３７４上のＤＤ
Ｓ　　３７０の出力は、ライン３５２上の入力信号の再
構成であり、特定周波数にロックされ、全てのノイズ要
素が除かれている。位相検出器３５４に供給されるライ
ン３５６上の帰還信号はライン３７４のサンプルである
。
【００３０】図８はＤＤＳ　　３７０の主要構成部品の
ブロック図である。再び、ＤＤＳ　　３７０はＤＤＳ　
　７２のような主要構成要素を持っている。詳細には、
ライン３６８上のアナログ・デジタル変換器３６４から
の周波数信号のデジタルデータは、Ｍビット加算器及び
レジスタを有するアキュムレータ３７６に供給される。 一定クロック信号はライン３７２を介してアキュムレー
タ３７６に供給される。アキュムレータ３７６のＭビッ
ト出力はＭ本のライン３７８を介して、正弦波ルックア
ップ・リードオンリー・メモリ（ＲＯＭ）３８０に供給
される。ＲＯＭ　　３８０のＰビット出力はＰビットラ
イン３８２を介して、デジタル・アナログ変換器３８４
に供給される。デジタル・アナログ変換器３８４は、デ
ジタル信号を出力ライン３７４上の周波数信号に戻す。
【００３１】動作に関して、図７の実施例のライン３６
２上のＤＣ信号は、図３におけるＰＬＬ　　５０のライ
ン６２上のように生成される。ライン３６２上のＤＣ信
号は、アナログ・デジタル変換器３６４に供給され、こ
の変換器３６４はその信号をＤＣ信号に対するＮビット
のデジタルデータに変換する。デジタルデータは、ライ
ン３６６上のＦｓａｍｐｌｅからのサンプル信号を受信
するまで、Ａ／Ｄ　　３６４内で保持される。Ｆｓａｍ
ｐｌｅはクロックパルスで、ＰＬＬ　　３５０により決
定されるレートで設定される。詳細には、ＤＣ信号はＡ
／Ｄ３　　６４内のビットを設定し、Ｆｓａｍｐｌｅは
ビットがアキュムレータ３７６に出力されるレートを調
節する。ライン３６８上のアナログ・デジタル変換器３
６４のＮビット出力は、従ってライン３５２上の入力信
号の周波数に比例している。問題を避けるために、アナ
ログ・デジタル変換器３６４のサンプルレート（Ｆｓａ
ｍｐｌｅにより決定される）はループ帯域幅の１０倍に
される。一般に、このサンプルレートは５０ＫＨｚ以下
である。ライン３６８上のＮビットはアキュムレータ３
７６に供給される。アキュムレータ３７６はＭビット信
号をライン３７８に出力する。 このＭビット信号はアナログ・デジタル変換器３６４か
らのＮビットにより決定され、ライン３７２を介してク
ロックパルスＦｃｌｏｃｋ　により制御されるレートの
信号である。Ｎをできるかぎり大きくするのが望ましい
。なぜなら、Ｎはアナログ・デジタル変換器３６４及び
ＤＤＳ　　３７０を組合わせたときの周波数分解能を決
定するからである。ライン３７８上の所望出力周波数の
位相のデジタルデータは、正弦波ルックアップＲＯＭ　
　３８０に供給され、それをこの信号の振幅データに変
換する。この振幅データは、Ｐビットライン３８２から
デジタル・アナログ変換器３８４に供給され、振幅デジ
タル信号をアナログ信号に戻す。デジタルアナログ変換
器３８４のアナログ出力はライン３７４に発生する。
【００３２】前述したように、ライン３７４上の出力周
波数は、ライン３６８上のアキュムレータ３７６へのデ
ジタル入力を調節することにより変化できる。Ｆｃｌｏ
ｃｋ　は一定なので、これは式（２）により示される。 このため、出力周波数の変化は、入力ワードの変化に正
確に比例する。従って、変調の感度又は線形度は、アナ
ログ・デジタル変換器３６４及びアキュムレータの量子
化レベル（Ｍ）の線形度によってのみ制御される。ＰＬ
Ｌ　　３５０の変調感度”Ｋｍｏｄ　”は次式により与
えられる。
【００３３】
【数６】 ここで ＫＡ／Ｄ　＝Ａ／Ｄ　　３６４の変調感度；ＫＤＤＳ　
＝ＤＤＳの変調感度； Ｍ　　　　＝Ａ／Ｄ　　３６４の量子化レベル；Ｖｍａ
ｘ　＝フルスケール出力； ｆｏｕｔ　、ｍａｘ　＝０．４ｆｃｌ 代表的な１６ビット音響アナログ・デジタル変換器に関
して、線形度は、ＤＤＳ　　３７０の全調整範囲で、１
／２１６、つまり０．００１パーセントである。アナロ
グ・デジタル変換器３６４のこの線形度の精度により、
ダンピング、自然周波数、安定度、及びノイズなどのル
ープ・パラメータを一定に維持するためのあらゆるゲイ
ン補償回路が必要なくなる。この特徴によって、フェー
ズ・ロック・ループ３５０は、単一の周波数で調整され
テストされることができ、従って調整時間は減少される
。
【００３４】図９には、主にフェーズ・ロック・ループ
４５０により示される第２実施例の他の特徴が示されて
いる。ループフィルタ３６０の出力は、ライン３６６上
のサンプリング信号Ｆｓａｍｐｌｅを介して、再びアナ
ログ・デジタル変換器３６４に供給される。アナログ・
デジタル変換器３６４は一時的にディセーブルされ、一
方、ライン４５４上の外部走引インクリメント・コマン
ド信号が、ループ出力周波数をループ獲得が達成される
までデジタルカウンタを駆動する。プログラムカウンタ
４５２の出力はライン４５６上のＮビット出力である。 このＮビット出力はデジタルリミッター４５８に供給さ
れる。 ライン４５６から入力Ｎビットラインを介して、ライン
４６０上のデジタルリミッターに供給される入力が設定
される。デジタルリミッター４５８の出力はライン４６
２上のＮビットラインで、これはＤＤＳ　　３７０に供
給される。
【００３５】プログラムカウンタ４５２は、ループ獲得
が容易にしかも正確に行われる手段を提供する。図３の
予備調整回路に関して説明したように、プログラムカウ
ンタ４５２はデジタル走引信号を提供する。この信号は
、ＰＬＬ　　４５０が入力周波数にロックするまでＤＤ
Ｓアキュムレータ３７６を所定量だけインクリメントす
る。ＰＬＬ　　４５０がロックモードに一度設定される
と、プログラマブルカウンタ４５２はデジタル的にディ
セーブルでき、それによりフェーズ・ロック・ループ４
５０の零アップセット（ｚｅｒｏ　ｕｐｓｅｔ）が生じ
る。
【００３６】ＰＬ　　４５０が所定周波数幅を越えるの
を防ぐために、デジタルリミッター４５８がプログラム
カウンタ４５２とＤＤＳ　　３７０の間に設けられ、こ
の所定幅の外側にフェーズ・ロック・ループ４５０を調
節するあらゆるデジタルワードを検出する。リミット値
は全くのプログラマブルで、デジタルワードを使用する
ことは、時間や温度又は放射によるドリフトを防ぎ、高
い精度を提供する。
【００３７】ＤＤＳは有限周波数分解能を持っているの
で、特定周波数の分解能に関してわずかな周波数エラー
がある。このエラーは、ループの帯域幅をＤＤＳの周波
数分解能より広くすることにより排除される。
【００３８】前述した実施例は非常に広い獲得周波数、
及び追従能力を有するフェーズ・ロック・ループを開示
した。このループは高度のスペクトル純度、最小のハー
ドウエアである。これらのフェーズ・ロック・ループに
より、複数のループ、複数のＶＣＯ、又は複数のバラク
タ調整ダイオードの間に設けられるスイッチングは必要
なくなる。更にこれらのフェーズ・ロック・ループは、
純粋に位相ロックされたＤＤＳの周波数に関する制限を
排除する。
【００３９】以上の説明はこの発明の単なる一実施例で
ある。当業者は、前述の説明や図面及び請求の範囲から
、特許請求の範囲に限定されるような本発明の範囲及び
精神から逸脱することなく、様々の変更、修正及び変化
を施すことができるものである。
【図面の簡単な説明】
【図１】複数のＶＣＯを有する従来のフェーズ・ロック
・ループのブロック図。
【図２】複数のＶＣＯを有する従来の追従システムを示
すブロック図。
【図３】本発明の第１実施例によるフェーズ・ロック・
ループのブロック図。
【図４】図３の直接デジタル・シンセサイザーを示すブ
ロック図。
【図５】図３のフェーズ・ロック・ループを修正した実
施例のブロック図。
【図６】ゲイン補償回路を有する図３の実施例のブロッ
ク図。
【図７】本発明の第２実施例によるフェーズ・ロック・
ループを示すブロック図。
【図８】図７の第２の好適実施例のＤＤＳのブロック図
。
【図９】図７のフェーズ・ロック・ループの修正された
実施例を示すブロック図。
【符号の説明】
５６…位相検出器、６０…ローパスフィルタ、６４…狭
帯域電圧制御オシレータ、７２…直接デジタル・シンセ
サイザー、８０…アキュムレータ、８８…デジタル・ア
ナログ変換器、４５２…プログラム・カウンタ、４５８
…デジタルリミッター

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　フェーズ・ロック・ループにおいて、
    時間と共に変化する入力信号及び帰還信号に応答して、
    位相検出信号を発生する位相検出器と、及び前記位相検
    出信号に応答して、前記入力信号を示す出力を発生する
    直接デジタル・シンセサイザーと、ここで前記出力信号
    は帰還信号としても作用し、を具備することを特徴とす
    るフェーズ・ロック・ループ。
  2. 【請求項２】　　前記位相検出信号を受信して、その信
    号が前記直接デジタル・シンセサイザーに受信される前
    に、その信号を発振形態に変換する電圧制御オシレータ
    と、ここで前記発振形態位相検出信号は、前記直接デジ
    タル・シンセサイザーに対するロック信号として作用し
    、を更に具備することを特徴とする請求項１記載のフェ
    ーズ・ロック・ループ。
  3. 【請求項３】　　前記位相検出器から位相検出信号を受
    信し、その信号を前記直接デジタル・シンセサイザーに
    受信される前に、デジタル形式に変換するアナログ・デ
    ジタル変換器を更に具備することを特徴とする請求項１
    記載のフェーズ・ロック・ループ。
  4. 【請求項４】　　搬送波周波数に追従する方法であって
    、入力信号の位相と帰還信号の位相とを比較するステッ
    プと、前記比較を示す大きさ信号を発生するステップと
    、前記大きさ信号をＶＣＯの入力に供給し、前記比較を
    示す周波数を有する発振信号を発生するステップと、前
    記発振信号を、信号発生器への周波数クロック信号とし
    て使用し、前記入力信号を示す出力信号を発生するステ
    ップと、帰還信号として出力信号を適用するステップと
    、を有することを特徴とする方法。
  5. 【請求項５】　　搬送波周波数に追従する方法であって
    、入力信号の位相を帰還信号の位相と比較するステップ
    と前記比較に応答して、デジタル大きさ信号を発生する
    ステップと前記大きさ信号を直接デジタル・シンセサイ
    ザーに供給し、前記入力信号を示す出力信号を発生する
    ステップと、を有することを特徴とする方法。
JP3341535A 1990-12-26 1991-12-24 直接デジタル・シンセサイザーを含むフェーズ・ロック・ループ周波数追従装置 Pending JPH04309014A (ja)

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