JPH04309152A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理システムにお
ける入出力装置や通信制御装置の試験の技術に関するも
のである。

【０００２】

【従来の技術】出荷時の検査や出荷後の保守における障
害解析等のために、情報処理システムに入出力装置（以
下「Ｉ／Ｏ装置」という）の試験機能が備えられる場合
がある。

【０００３】このようなＩ／Ｏ装置試験の、従来の技術
としては、インタプリタ方式によって、パラメ−タの解
読、Ｉ／Ｏ装置に対するサ−ビス、入出力動作（以下「
Ｉ／Ｏ動作」という）結果のチェック、の各処理を逐次
行う技術が知られている。

【０００４】なお、この種の技術としては、特開平２−
９６２４４公報に記載の、インタプリタを用いてオブジ
ェクトコ−ドを逐次実行する技術が知られている。

【０００５】

【発明が解決しようとする課題】前記従来技術によれば
、Ｉ／Ｏ装置に対して起動後Ｉ／Ｏ動作が終了するまで
は、次のパラメ−タの解読ができないなど、処理能力の
面で問題が有った。

【０００６】そのため、複数台のＩ／Ｏ装置を多重化し
た試験を充分に行えない等という問題があった。

【０００７】そこで、本発明は、情報処理システムにお
けるＩ／Ｏ装置の試験処理能力を向上することを目的と
する。

【０００８】

【課題を解決するための手段】前記目的達成のために、
本発明は、情報処理装置と情報処理装置に接続するＩ／
Ｏ装置とを含んで構成される情報処理システムであって
、前記情報処理装置は、少なくともＩ／Ｏ装置の試験動
作内容を規定する動作パラメ−タと試験動作の結果に関
する期待値である結果パラメ−タとを含んだ試験用パラ
メ−タを記憶する記憶手段と、記憶手段に記憶された試
験用パラメ−タを解読し、解読した前記動作パラメ−タ
より前記試験動作をＩ／Ｏ装置に行わせるための入出力
命令に用いる入出力デ−タを格納するサ−ビステ−ブル
と、結果パラメ−タより前記試験動作の結果に関する期
待値データを格納するチェックテ−ブルとを作成するパ
ラメ−タ解読処理部と、前記サ−ビステ−ブル内の入出
力デ−タに基づいて、Ｉ／Ｏ装置に入出力命令を発行す
るサ−ビス処理部と、チェックテ−ブル内の期待値デー
タに基づいて、Ｉ／Ｏ装置の前記入出力命令による動作
結果が期待通りのものであったか否かをチェックするチ
ェック処理部と、前記パラメ−タの解読処理部とサ−ビ
ス処理部とチェック処理部との実行を、各々独立に制御
する制御部と、を有することを特徴とする情報処理シス
テムを提供する。

【０００９】なお、この情報処理システムにおいて、前
記情報処理装置の制御部は、同じ内容の試験を繰り返し
て行う場合、第２回目以降の試験の実行においては、前
記パラメ−タ解読処理部を実行せずに、第１回目の試験
実行時に前記パラメ−タ解読処理部が作成した前記サ−
ビステ−ブルおよび前記チェックテ−ブルを用いて試験
を実行するよう各部を制御することが望ましい。

【００１０】また、前記情報処理装置に接続する外部記
憶装置を備え、かつ、前記情報処理装置の制御部は、前
記パラメ−タ解読処理部が作成した前記サ−ビステ−ブ
ルとチェックテ−ブルとを、前記外部記憶装置に格納す
る格納手段と、外部記憶装置に格納されているサ−ビス
テ−ブルとチェックテ−ブルとに対応する試験を実行す
る場合に、これを外部装置より読み出す読み出し手段と
、読み出したサ−ビステ−ブルおよび前記チェックテ−
ブルを用いて試験を実行するよう前記各部を制御する実
行制御手段とを備えるようにしてもよい。

【００１１】また、本発明は、前記目的達成のために、
前記パラメ−タ解読処理部が作成した前記サ−ビステ−
ブルとチェックテ−ブルとを他の情報処理システムに提
供する機能を有する前記情報処理システムと、前記提供
されたサ−ビステ−ブル内の入出力デ−タに基づいて、
Ｉ／Ｏ装置に入出力命令を発行するサ−ビス処理部と、
前記提供されたチェックテ−ブル内の期待値データに基
づいて、Ｉ／Ｏ装置の前記入出力命令による動作結果が
期待通りのものであったか否かをチェックすチェック処
理部と、サ−ビス処理部とチェック処理部との実行を制
御する制御部とを有する第２の情報処理装置と第２の情
報処理装置に接続するＩ／Ｏ装置とを含んで構成される
第２の情報処理システムと、を含んで構成されることを
特徴とする複合情報処理システムをも提供する。

【００１２】また、本発明は、前記Ｉ／Ｏ装置に代えて
、通信制御装置の試験を同様に行う情報処理システム、
複合情報処理システムをも提供する。

【００１３】

【作用】本発明に係る情報処理システムによれば、情報
処理装置において、記憶手段に記憶された試験用パラメ
−タを解読し、解読した前記動作パラメ−タより前記試
験動作をＩ／Ｏ装置に行わせるための入出力命令に用い
る入出力デ−タを格納するサ−ビステ−ブルと、結果パ
ラメ−タより前記試験動作の結果に関する期待値データ
を格納するチェックテ−ブルとを作成するパラメ−タ解
読処理部と、前記サ−ビステ−ブル内の入出力デ−タに
基づいて、Ｉ／Ｏ装置に入出力命令を発行するサ−ビス
処理部と、チェックテ−ブル内の期待値データに基づい
て、Ｉ／Ｏ装置の前記入出力命令による動作結果が期待
通りのものであったか否かをチェックするチェック処理
部とを分離して設け、制御部が、各々の実行を独立に制
御する。

【００１４】これにより、Ｉ／Ｏ装置の試験動作実行中
、同Ｉ／Ｏ装置に対する次のパラメ−タ解読処理を行っ
ておくことができる等、システムのあそび時間を削減す
ることができる。

【００１５】また、この情報処理システムにおいて、前
記情報処理装置の制御部は、同じ内容の試験を繰り返し
て行う場合、第２回目以降の試験の実行においては、前
記パラメ−タ解読処理部を実行せずに、第１回目の試験
実行時に前記パラメ−タ解読処理部が作成した前記サ−
ビステ−ブルおよび前記チェックテ−ブルを用いて試験
を実行するよう各部を制御するようにすれば、パラメ−
タ解読処理を不要とし、処理能力を向上できる。

【００１６】また、備えた外部記憶装置に一旦格納した
前記サ−ビステ−ブルおよび前記チェックテ−ブルを再
使用するようにすれば、長期間に渡って、蓄積された前
記サ−ビステ−ブルおよび前記チェックテ−ブルを利用
することができる。

【００１７】また、他の情報処理システムより、前記サ
−ビステ−ブルおよび前記チェックテ−ブルの提供をう
け使用するようにすれば、情報処理システム間で重複し
た処理を行うことがなく、また、接続されるＩ／Ｏ装置
の試験を同時にかつ高速に行うことができる。

【００１８】

【実施例】以下、本発明に係る情報処理システムの一実
施例を説明する。

【００１９】まず、図１に本実施例に係る情報処理シス
テムの構成を示す。

【００２０】図示するように、本実施例に係る情報処理
システムは、情報処理装置１１０と情報処理装置に接続
される複数のＩ／Ｏ装置１１１〜１１ｎから構成される
。

【００２１】情報処理装置は、Ｉ／Ｏ装置の試験を行う
ために、各部への制御の移行を管理するデバイスコント
ロ−ル部１２１、パラメ−タの解読を行うパラメ−タ解
読処理部１２２、パラメ−タ解読処理部１２２の解読結
果に基づいてＩ／Ｏ装置にＩ／Ｏ動作を指令するＩ／Ｏ
サ−ビス処理部１２３、Ｉ／Ｏ動作結果をチェックする
Ｉ／Ｏチェック処理部１２４、Ｉ／Ｏよりの割込みを処
理するＩ／Ｏ割込み処理部１２５を有している。

【００２２】なお、本実施例においては、これらの各部
は、試験プログラムとして情報処理装置に備えたメモリ
に格納され実行されるものとして説明する。

【００２３】次に、パラメ−タ解読処理部１２２が解読
するパラメ−タについて説明する。

【００２４】パラメ−タは１つのＩ／Ｏ装置に１つの試
験を行うためのパラメ−タの集合毎にパラメ−タセット
として用意される。

【００２５】１つのパラメ−タセットに含まれるパラメ
−タは、試験を行うＩ／Ｏ装置や試験の内容によって異
なるが、一般に、Ｉ／Ｏ装置の試験動作を規定するパラ
メ−タ、Ｉ／Ｏ装置の試験動作結果の期待値を規定する
パラメ−タが含まれる。例えば、試験対象のＩ／Ｏ装置
が磁気ディスク装置である場合には、試験動作を規定す
るパラメ−タにはＣＣＷ（チャネルコントロ−ルワ−ド
）のデータ等を、期待値パラメ−タにはＣＳＷ（チャネ
ルステ−タスワ−ド）のデータ等を用いることができる
。

【００２６】本実施例においては、このＣＣＷ（チャネ
ルコントロ−ルワ−ド）のデータとＣＳＷ（チャネルス
テ−タスワ−ド）のデータをパラメ−タとして用いるも
のとして説明する。

【００２７】次に、Ｉ／Ｏ装置の試験プログラムの実行
に用いられるテ−ブルの構成を図２に示す。

【００２８】図示するように、Ｉ／Ｏ装置の試験プログ
ラムの実行に用いられるテ−ブルは、Ｉ／Ｏ装置単位に
作成されるデバイステ−ブル２１１〜２１ｎ、試験プロ
グラムの管理情報を備える実行プログラムテ−ブル２２
１、Ｉ／Ｏサ−ビスに必要な情報を備えるＩ／Ｏサ−ビ
ステ−ブル２３１〜２３ｎ、Ｉ／Ｏサ−ビスの実行結果
等を格納するＩ／Ｏチエックテ−ブル２４１〜２４ｎ、
Ｉ／Ｏサ−ビスの実行結果に対する期待値デ−タを備え
る期待値デ−タテ−ブル２５１〜２５ｎから構成される
。前記試験プログラム２２２は、実行プログラムテ−ブ
ル２２１下で管理される。

【００２９】なお、これらの各テ−ブルは情報処理装置
内のメモリに構成される。

【００３０】図３に、前記実行プログラムテ−ブル２２
１の詳細を示す。

【００３１】実行プログラムテ−ブルは、試験プログラ
ムを格納している先頭アドレスを格納する試験プログラ
ム先頭アドレス３１１、試験プログラム内の試験パラメ
−タのアドレスを格納するパラメ−タアドレス３１２、
試験パラメ−タの解読が全て終了したことを示すパラメ
−タ解読処理済みフラグ３１３、前記パラメ−タ解読処
理部１２２からコントロ−ル部１２１へ制御移行を要求
するフラグであるコントロ−ル部１２１への制御移行フ
ラグ３１４、試験終了を示すテスト終了フラグ３１５、
試験プログラムの再実行を要求する再実行要求フラグ３
１６から構成される。

【００３２】図４に、前記デバイステ−ブル２１１の詳
細を示す。

【００３３】デバイステ−ブル２１１は、Ｉ／Ｏサ−ビ
ステ−ブルを格納している先頭アドレスを示すＩ／Ｏサ
−ビステ−ブル先頭アドレス３２１、次に処理すべきＩ
／Ｏサ−ビステ−ブルのアドレスを示すＩ／Ｏサ−ビス
テ−ブルポインタ−３２２、Ｉ／Ｏチエックテ−ブルを
格納している先頭アドレスを示すＩ／Ｏチエックテ−ブ
ル先頭アドレス３２３、次に処理すべきＩ／Ｏチエック
テ−ブルのアドレスを示すＩ／Ｏチエックテ−ブルポイ
ンタ−３２４、処理中のＩ／Ｏサ−ビステ−ブルを示す
Ｉ／Ｏサ−ビステ−ブルポインタ−を示す実行中Ｉ／Ｏ
サ−ビステ−ブルアドレス３２５、Ｉ／Ｏサ−ビスが実
行中であることを示すＩ／Ｏサ−ビス中フラグ３２６か
ら構成される。

【００３４】図５に、前記Ｉ／Ｏサ−ビステ−ブル２３
２の詳細を示す。

【００３５】Ｉ／Ｏサ−ビステ−ブルは、次に実行する
Ｉ／Ｏサ−ビステ−ブルのアドレスを示すネクストテ−
ブルアドレス３３１、ＣＣＷ（チャネルコマンド語）の
アドレスを示すＣＣＷアドレス３３２、Ｉ／Ｏチエック
テ−ブルアドレス３３３、Ｉ／Ｏサ−ビス要求フラグ３
３４、Ｉ／Ｏサ−ビス終了ステ−タスの条件を示すＩ／
Ｏサ−ビス終了条件３３５から構成される。

【００３６】図６に、前記Ｉ／Ｏチエックテ−ブル２４
１の詳細を示す。

【００３７】Ｉ／Ｏチエックテ−ブルは、次にチェック
を行うＩ／Ｏチエックテ−ブルのアドレスを示すネクス
トテ−ブルアドレス３４１、ＣＳＷ（チャネル状態語）
の期待値を格納する期待値ＣＳＷ　３４２、結果のＣＳ
Ｗを格納する結果値ＣＳＷ　３４３、Ｉ／Ｏサ−ビス実
行結果に対する期待値デ−タテ−ブルのアドレスを格納
する期待値デ−タテ−ブルアドレス３４４、Ｉ／Ｏチエ
ック要求フラグ３４５から構成される。

【００３８】以下、Ｉ／Ｏ装置の試験動作について説明
する。

【００３９】まず、パラメ−タ解読処理部１２２、Ｉ／
Ｏサ−ビス処理部、Ｉ／Ｏチエック処理部への制御移行
を管理するデバイスコントロ−ル部１２１の動作につい
て説明する。

【００４０】図７に、デバイスコントロ−ル部１２１の
処理手順を示す。

【００４１】図示するように、デバイスコントロ−ル部
１２１は、まず７１１により試験プログラム内の試験パ
ラメ−タの解読が全て終了しているかどうか判定し、終
了していなければ７１７のパラメ−タ解読処理部１２２
に制御を移しパラメ−タの解読を行う。

【００４２】次に、７１２、７１３によりＩ／Ｏサ−ビ
ス実行条件を判定し、実行条件が成立すれば７１８のＩ
／Ｏサ−ビス処理部へ制御を移す。Ｉ／Ｏサ−ビス実行
条件とは、Ｉ／Ｏサ−ビスに必要なパラメ−タ解読処理
等が終了しているか否か、および、Ｉ／Ｏが動作中でＩ
／Ｏ動作終了待ちか否かの条件をいう。

【００４３】次に、７１４によりＩ／Ｏチエックテ−ブ
ルが有効かどうか判定し有効であれば７１９のＩ／Ｏチ
エック処理部へ制御を移す。

【００４４】次に、７１５によりテスト終了の監視を行
いテスト終了であれば処理を終了する。

【００４５】そうでなければ、デバイステ−ブルを更新
し以上の処理をテスト終了まで繰返し行う。

【００４６】次に、パラメ−タ解読処理部１２２の動作
を説明する。

【００４７】図８にパラメ−タ解読処理部１２２の処理
手順を示す。

【００４８】図示するように、デバイスコントロ−ル部
１２１より制御を移されたパラメ−タ解読処理部１２２
は、まず８１１において、１つのパラメ−タセットを読
み出して解読し、図５に示したＩ／Ｏサ−ビステ−ブル
２３１、図６に示したＩ／Ｏチエックテ−ブル２４１を
作成する。

【００４９】そして、８１２、８１３、８２０、８２１
により作成したＩ／Ｏサ−ビステ−ブルの接続を行う。 Ｉ／Ｏサ−ビステ−ブルの接続とは、デバイステ−ブル
２１１から作成したＩ／Ｏサ−ビステ−ブルまでをリン
クさせることをいい、作成したＩ／Ｏサ−ビステ−ブル
が最初のＩ／Ｏサ−ビステ−ブルの場合は、デバイステ
−ブル２１１のＩ／Ｏサ−ビステ−ブル先頭アドレス３
２１、Ｉ／Ｏサ−ビステ−ブルポインタ−３２２に作成
したＩ／Ｏサ−ビステ−ブルのアドレスを設定すること
により接続を行う。作成したＩ／Ｏサ−ビステ−ブルが
最初のＩ／Ｏサ−ビステ−ブルでない場合は、前に作成
したＩ／Ｏサ−ビステ−ブルのネクストテ−ブルアドレ
ス３３１に作成したＩ／Ｏサ−ビステ−ブルのアドレス
を設定することにより接続を行う。

【００５０】次に、８１４によりＩ／Ｏサ−ビステ−ブ
ル２３１内のＩ／Ｏサ−ビス要求フラグ３３４をセット
する。

【００５１】次に８１５、８１６、８２２、８２３によ
りＩ／Ｏチエックテ−ブルを接続する。Ｉ／Ｏチェクテ
−ブルの接続とは、デバイステ−ブル２１１から作成し
たＩ／Ｏチェクテ−ブルまでをリンクさせることをいい
、作成したＩ／Ｏチェクテ−ブルが最初のＩ／Ｏチェク
テ−ブルの場合は、デバイステ−ブル２１１のＩ／Ｏチ
ェクテ−ブル先頭アドレス３２１、Ｉ／Ｏチェクテ−ブ
ルポインタ−３２２に作成したＩ／Ｏチェクテ−ブルの
アドレスを設定することにより接続を行う。作成したＩ
／Ｏチェクテ−ブルが最初のＩ／Ｏチェクテ−ブルでな
い場合は、前に作成したＩ／Ｏチェクテ−ブルのネクス
トテ−ブルアドレス３３１に作成したＩ／Ｏチェクテ−
ブルのアドレスを設定することにより接続を行う。

【００５２】次に、試験パラメ−タにより与えられたデ
バイスコントロ−ル部制御移行指示３１４があれば、一
旦パラメ−タ解読処理部１２２を終了し、のデバイスコ
ントロ−ル部１２１へ制御を戻す（８１７）。その後、
再び制御が以降されたら続きのパラメ−タセットについ
ての処理を行う。

【００５３】制御移行指示がなければ、全てのパラメ−
セットの解読が終了するまで以上の処理を繰り返す（８
１８）。

【００５４】全てのパラメ−タセットの解読が終了すれ
ば実行プログラムテ−ブル２２１のパラメ−タ解読処理
済みフラグ３１３をセットし、パラメ−タ解読処理を終
了する（８１９）。

【００５５】次に、Ｉ／Ｏサ−ビス処理部１２３の動作
を説明する。

【００５６】図９に、Ｉ／Ｏサ−ビス処理部の処理手順
を示す。

【００５７】デバイスコントロ−ラ１２１より制御を移
されると、Ｉ／Ｏサ−ビス処理部は、まず、９１１によ
り、Ｉ／Ｏサ−ビス要求フラグ３１４がセットされてい
るＩ／Ｏサ−ビステ−ブル２３１があるか否かを判定し
、存在すれば、９１２、９１３で、デバイステ−ブル２
１１のＩ／Ｏサ−ビステ−ブルポインタ２２２が示すア
ドレスのＩ／Ｏサ−ビステ−ブルについてのＩ／Ｏサ−
ビスの実行を行う。

【００５８】すなわち、図５に示したＩ／Ｏサ−ビステ
−ブル２３１を用いる場合は、格納されたＣＣＷアドレ
ス３３２をチャネルに与え、その内容をＩ／Ｏ装置に実
行させる。

【００５９】次に、９１４によりデバイステ−ブルのＩ
／Ｏサ−ビス中フラグ３２６をセットし、Ｉ／Ｏサ−ビ
ステ−ブルのＩ／Ｏサ−ビス要求フラグ３３４をリセッ
トする。

【００６０】９１５で、Ｉ／Ｏサ−ビスを行ったＩ／Ｏ
サ−ビステ−ブルのアドレスを図４のデバイステ−ブル
の実行中Ｉ／Ｏサ−ビステ−ブルアドレス３２５にセッ
トし９１６でＩ／Ｏサ−ビスポインタ−を更新して一旦
デバイスコントロ−ル部１２１に制御を戻す。

【００６１】次に、Ｉ／Ｏ割込み処理部１２５の動作に
ついて示す。

【００６２】図１０に、Ｉ／Ｏ割込み処理部１２５の処
理手順を示す。

【００６３】Ｉ／Ｏサ−ビス処理部１２３により試験動
作を命じられたＩ／Ｏ装置は動作を終了すると、動作終
了状態をＣＳＷとして返し、情報処理装置に割込みをか
ける。この割込みによって、Ｉ／Ｏ割込み処理部１２５
は起動される。

【００６４】起動された割込み処理部は、まず、１０１
１によってＩ／Ｏ割込みが発生したＩ／Ｏ装置に対応す
るデバイステ−ブルのアドレスを求める。

【００６５】次に、１０１２によりＩ／Ｏサ−ビス中フ
ラグ３２６がオンになっているＩ／ＯからのＩ／Ｏ動作
完了割込みかどうかを判定し、そうであれば１０１３〜
１０１５でＩ／Ｏ動作結果の情報をＩ／Ｏチエックテ−
ブルの結果値ＣＳＷ３４３に格納する。

【００６６】そして、１０１６によりＩ／Ｏサ−ビス終
了条件が成立したかどうか判定し成立していれば１０１
７でＩ／Ｏサ−ビス中フラグをリセットする。

【００６７】１０１８によりＩ／Ｏチエックテ−ブルの
Ｉ／Ｏチエック要求フラグ３３４をセットしＩ／Ｏ割込
み処理を終了する。

【００６８】次にＩ／Ｏチェック処理部の動作１２４の
動作を説明する。

【００６９】図１１に、Ｉ／Ｏチエック処理部１２４の
処理手順を示す。

【００７０】デバイスコントロ−ル部１２１より制御を
移されたＩ／Ｏチェック処理部１２４は、まず、１１１
１でＩ／Ｏチエック要求フラグ３３４がセットされてい
るＩ／Ｏチエックテ−ブルの有無を判定し、あれば、１
１１２、１１１３、１１２１によりＩ／Ｏ動作結果のチ
エックを行い、エラ−がある場合は、エラ−メッセ−ジ
を出力する。Ｉ／Ｏ動作結果のチエックは、Ｉ／Ｏチェ
ックテ−ブルの期待値ＣＳＷと結果値ＣＳＷの一致判定
により行う。

【００７１】次に、１１１４でＩ／Ｏチエックテ−ブル
のＩ／Ｏチエック要求フラグ３４５をリセットする。

【００７２】そして、１１１５〜１１１７で、全てのＩ
／Ｏチエックテ−ブルのチエックが終了したかどうか判
定し、全て終了していなければＩ／Ｏチエックポインタ
−を更新し、Ｉ／Ｏチエック処理部を終了する。

【００７３】全て終了していれば１１１８でＩ／Ｏサ−
ビステ−ブル、Ｉ／Ｏチエックテ−ブル、Ｉ／Ｏサ−ビ
スポインタ−、Ｉ／Ｏチエックポインタ−等の初期設定
を行う。

【００７４】１１１９で、試験プログラムの再実行要求
があるか判定し、再実行要求があればＩ／Ｏチエック処
理部を終了し、なければ１１２０で実行プログラムテ−
ブルのテスト終了フラグ３１５をセットしてＩ／Ｏチエ
ック処理部を終了する。

【００７５】なお、本実施例においては、Ｉ／Ｏ動作の
チェックに期待テ−ブル２５１を用いない場合について
説明したが、たとえば、記憶装置の読み出し試験等の場
合は、パラメ−タ解析処理部が、この期待テ−ブルに期
待される読み出しデータを格納し、テ−ブルのアドレス
をＩ／Ｏチェックテ−ブルの期待データテ−ブルアドレ
スに格納し、Ｉ／Ｏチェック処理部が、読みだしたデー
タと期待データテ−ブル内のデータの一致判定を行うこ
とによりエラ−判定を行うようにすればよい。

【００７６】また、試験プログラムの再実行要求がある
場合には、試験プログラム再実行の際にパラメ−タ解読
処理部１２２で作成したＩ／Ｏサ−ビステ−ブル２３１
のＩ／Ｏサ−ビス要求フラグ３３４をセットするなど、
Ｉ／Ｏサ−ビステ−ブル２３１、Ｉ／Ｏチェックテ−ブ
ル２１４、デバイステ−ブル２１１を初期設定すること
により、これを行うことができる。

【００７７】以上説明してきたように本実施例によれば
、パラメ−タ解読処理部１２２、Ｉ／Ｏサ−ビス処理部
、Ｉ／Ｏチエック処理部を独立に実行制御し、かつ、試
験プログラム再実行の際にパラメ−タ解読処理部１２２
で作成したＩ／Ｏサ−ビステ−ブルおよびＩ／Ｏチエッ
クテ−ブルを再度用いることによってパラメ−タ解読処
理分、処理能力を向上できる効果がある。

【００７８】すなわち、パラメ−タ解読処理部１２２、
Ｉ／Ｏサ−ビス処理部、Ｉ／Ｏチエック処理部を独立に
実行制御することにより、Ｉ／Ｏ装置の試験動作実行中
に同Ｉ／Ｏ装置に対する次の試験のパラメ−タ解読処理
等を行うことができ、システムのあそび時間を削減する
ことができるのである。

【００７９】図１２に、従来の逐次実行方式による場合
（ａ）と、本実施例による場合（ｂ）の試験タイミング
を示す。図示した例は、Ｉ／Ｏ装置ＡとＢに対して、そ
れぞれ、Ι、Π、Шの３つの試験を行う場合の動作タイ
ミングである。図示するように、本実施例によれば、従
来に比べ、遊び時間が少なく、処理が早く終了している
。

【００８０】なお、本実施例においては、Ｉ／Ｏ装置の
試験について説明してきたが、通信制御装置の試験も同
様に行うことができる。

【００８１】

【発明の効果】以上のように、本発明によれば、本発明
は、情報処理システムにおけるＩ／Ｏ装置の試験処理能
力を向上することができるる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る情報処理システムの構
成を示す説明図である。

【図２】Ｉ／Ｏ装置の試験に用いるテ−ブル構成を示す
説明図である。

【図３】実行プログラムテ−ブルの詳細を示す説明図で
ある。

【図４】デバイステ−ブルの詳細を示す説明図である。

【図５】Ｉ／Ｏサ−ビステ−ブルの詳細を示す説明図で
ある。

【図６】Ｉ／Ｏチエックテ−ブルの詳細を示す説明図で
ある。

【図７】デバイスコントロ−ル部の動作を示すフロ−チ
ャ−トである。

【図８】パラメ−タ解読処理部の動作を示すフロ−チャ
−トである。

【図９】Ｉ／Ｏサ−ビス処理部の動作を示すフロ−チャ
−トである。

【図１０】Ｉ／Ｏ割込み処理部の動作を示すフロ−チャ
−トである。

【図１１】Ｉ／Ｏチエック処理部の動作を示すフロ−チ
ャ−トである。

【図１２】従来の試験動作と本実施例に係る試験動作の
タイミングを示したタイミングチャ−トである。

【符号の説明】

１１　　　　情報処理装置 １１１〜１１ｎ　　　　Ｉ／Ｏ装置、 ２１１〜１１ｎ　　　　デバイステ−ブル２２１　　　
　実行プログラムテ−ブル２２２　　　　試験プログラ
ム ２３１〜２３ｎ　　　　Ｉ／Ｏサ−ビステ−ブル２５１
〜２５ｎ　　　　期待値デ−タテ−ブル３１１　　　　
試験プログラム先頭アドレス３１２　　　　パラメ−タ
アドレス ３１３　　　　パラメ−タ解読処理済みフラグ３１４　
　　　コントロ−ル部制御移行フラグ３１５　　　　テ
スト終了フラグ ３１６　　　　再実行要求フラグ ３２１　　　　Ｉ／Ｏサ−ビステ−ブル先頭アドレス、
３２２　　　　Ｉ／Ｏサ−ビステ−ブルポインタ−３２
３　　　　Ｉ／Ｏチエックテ−ブル先頭アドレス３２４
　　　　Ｉ／Ｏチエックテ−ブルポインタ−３２５　　
　　実行中Ｉ／Ｏサ−ビステ−ブルアドレス３２６　　
　　Ｉ／Ｏサ−ビス中フラグ３３１　　　　ネクストテ
−ブルアドレス３３２　　　　ＣＣＷ　アドレス、３３
３　　　　Ｉ／Ｏチックテ−ブルアドレス ３３４　　　　Ｉ／Ｏサ−ビス要求フラグ３３５　　　
　Ｉ／Ｏサ−ビス終了条件３４１　　　　ネクストテ−
ブルアドレス３４２　　　　期待値ＣＳＷ ３４３　　　　結果値ＣＳＷ

Claims (8)

【特許請求の範囲】
1. 【請求項１】情報処理装置と情報処理装置に接続する入
   出力装置とを含んで構成される情報処理システムであっ
   て、前記情報処理装置は、少なくとも入出力装置の試験
   動作内容を規定する動作パラメ−タと試験動作の結果に
   関する期待値である結果パラメ−タとを含んだ試験用パ
   ラメ−タを記憶する記憶手段と、記憶手段に記憶された
   試験用パラメ−タを解読し、解読した前記動作パラメ−
   タより前記試験動作を入出力装置に行わせるための入出
   力命令に用いる入出力デ−タを格納するサ−ビステ−ブ
   ルと、結果パラメ−タより前記試験動作の結果に関する
   期待値データを格納するチェックテ−ブルとを作成する
   パラメ−タ解読処理部と、前記サ−ビステ−ブル内の入
   出力デ−タに基づいて、入出力装置に入出力命令を発行
   するサ−ビス処理部と、チェックテ−ブル内の期待値デ
   ータに基づいて、入出力装置の前記入出力命令による動
   作結果が期待通りのものであったか否かをチェックする
   チェック処理部と、前記パラメ−タの解読処理部とサ−
   ビス処理部とチェック処理部との実行を、各々独立に制
   御する制御部と、を有することを特徴とする情報処理シ
   ステム。
2. 【請求項２】請求項１記載の情報処理システムであって
   、前記情報処理装置の制御部は、同じ内容の試験を繰り
   返して行う場合、第２回目以降の試験の実行においては
   、前記パラメ−タ解読処理部を実行せずに、第１回目の
   試験実行時に前記パラメ−タ解読処理部が作成した前記
   サ−ビステ−ブルおよび前記チェックテ−ブルを用いて
   試験を実行するよう各部を制御することを特徴とする情
   報処理システム。
3. 【請求項３】請求項１記載の情報処理システムであって
   、前記情報処理装置に接続する外部記憶装置を備え、か
   つ、前記情報処理装置の制御部は、前記パラメ−タ解読
   処理部が作成した前記サ−ビステ−ブルとチェックテ−
   ブルとを、前記外部記憶装置に格納する格納手段と、外
   部記憶装置に格納されているサ−ビステ−ブルとチェッ
   クテ−ブルとに対応する試験を実行する場合に、これを
   外部装置より読み出す読み出し手段と、読み出したサ−
   ビステ−ブルおよび前記チェックテ−ブルを用いて試験
   を実行するよう前記各部を制御する実行制御手段とを有
   することを特徴とする情報処理システム。
4. 【請求項４】前記パラメ−タ解読処理部が作成した前記
   サ−ビステ−ブルとチェックテ−ブルとを他の情報処理
   システムに提供する機能を有する請求項１、２または３
   記載の情報処理システムと、前記提供されたサ−ビステ
   −ブル内の入出力デ−タに基づいて、入出力装置に入出
   力命令を発行するサ−ビス処理部と、前記提供されたチ
   ェックテ−ブル内の期待値データに基づいて、入出力装
   置の前記入出力命令による動作結果が期待通りのもので
   あったか否かをチェックすチェック処理部と、サ−ビス
   処理部とチェック処理部との実行を制御する制御部とを
   有する第２の情報処理装置と第２の情報処理装置に接続
   する入出力装置とを含んで構成される第２の情報処理シ
   ステムと、を含んで構成されることを特徴とする複合情
   報処理システム。
5. 【請求項５】情報処理装置と情報処理装置に接続する通
   信制御装置とを含んで構成される情報処理システムであ
   って、前記情報処理装置は、少なくとも通信制御装置の
   試験動作内容を規定する動作パラメ−タと試験動作の結
   果に関する期待値である結果パラメ−タとを含んだ試験
   用パラメ−タを記憶する記憶手段と、記憶手段に記憶さ
   れた試験用パラメ−タを解読し、解読した前記動作パラ
   メ−タより前記試験動作を通信制御装置に行わせるため
   の通信制御命令に用いる入出力デ−タを格納するサ−ビ
   ステ−ブルと、結果パラメ−タより前記試験動作の結果
   に関する期待値データを格納するチェックテ−ブルとを
   作成するパラメ−タ解読処理部と、前記サ−ビステ−ブ
   ル内の入出力デ−タに基づいて、通信制御装置に通信制
   御命令を発行するサ−ビス処理部と、チェックテ−ブル
   内の期待値データに基づいて、通信制御装置の前記通信
   制御命令による動作結果が期待通りのものであったか否
   かをチェックするチェック処理部と、前記パラメ−タの
   解読処理部とサ−ビス処理部とチェック処理部との実行
   を、各々独立に制御する制御部と、を有することを特徴
   とする情報処理システム。
6. 【請求項６】請求項５記載の情報処理システムであって
   、前記情報処理装置の制御部は、同じ内容の試験を繰り
   返して行う場合、第２回目以降の試験の実行においては
   、前記パラメ−タ解読処理部を実行せずに、第１回目の
   試験実行時に前記パラメ−タ解読処理部が作成した前記
   サ−ビステ−ブルおよび前記チェックテ−ブルを用いて
   試験を実行するよう各部を制御することを特徴とする情
   報処理システム。
7. 【請求項７】請求項５記載の情報処理システムであって
   、前記情報処理装置に接続する外部記憶装置を備え、か
   つ、前記情報処理装置の制御部は、前記パラメ−タ解読
   処理部が作成した前記サ−ビステ−ブルとチェックテ−
   ブルとを、前記外部記憶装置に格納する格納手段と、外
   部記憶装置に格納されているサ−ビステ−ブルとチェッ
   クテ−ブルとに対応する試験を実行する場合に、これを
   外部装置より読み出す読み出し手段と、読み出したサ−
   ビステ−ブルおよび前記チェックテ−ブルを用いて試験
   を実行するよう前記各部を制御する実行制御手段とを有
   することを特徴とする情報処理システム。
8. 【請求項８】前記パラメ−タ解読処理部が作成した前記
   サ−ビステ−ブルとチェックテ−ブルとを他の情報処理
   システムに提供する機能を有する請求項５、６または７
   記載の情報処理システムと、前記提供されたサ−ビステ
   −ブル内の入出力デ−タに基づいて、通信制御装置に通
   信制御命令を発行するサ−ビス処理部と、前記提供され
   たチェックテ−ブル内の期待値データに基づいて、通信
   制御装置の前記通信制御命令による動作結果が期待通り
   のものであったか否かをチェックすチェック処理部と、
   サ−ビス処理部とチェック処理部との実行を制御する制
   御部とを有する第２の情報処理装置と第２の情報処理装
   置に接続する通信制御装置とを含んで構成される第２の
   情報処理システムと、を含んで構成されることを特徴と
   する複合情報処理システム。