JPH04310018A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH04310018A JPH04310018A JP3075241A JP7524191A JPH04310018A JP H04310018 A JPH04310018 A JP H04310018A JP 3075241 A JP3075241 A JP 3075241A JP 7524191 A JP7524191 A JP 7524191A JP H04310018 A JPH04310018 A JP H04310018A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明はＥＣＬレベルの入力信
号をＴＴＬレベルに変換して出力するレベル変換回路に
関するものである。近年の半導体チップでは動作速度の
向上及び消費電力の低減を図るためにバイポーラトラン
ジスタによるＥＣＬ論理回路とＭＯＳトランジスタによ
るＴＴＬ論理回路及びその両者からなるＢｉ ＣＭＯＳ
論理回路とを混載したものがあり、このような半導体チ
ップではＥＣＬレベルの信号をＴＴＬレベルに変換する
レベル変換回路あるいはＴＴＬレベルの信号をＥＣＬレ
ベルに変換するためのレベル変換回路を同一チップ内に
搭載する必要がある。
号をＴＴＬレベルに変換して出力するレベル変換回路に
関するものである。近年の半導体チップでは動作速度の
向上及び消費電力の低減を図るためにバイポーラトラン
ジスタによるＥＣＬ論理回路とＭＯＳトランジスタによ
るＴＴＬ論理回路及びその両者からなるＢｉ ＣＭＯＳ
論理回路とを混載したものがあり、このような半導体チ
ップではＥＣＬレベルの信号をＴＴＬレベルに変換する
レベル変換回路あるいはＴＴＬレベルの信号をＥＣＬレ
ベルに変換するためのレベル変換回路を同一チップ内に
搭載する必要がある。
【０００２】
【従来の技術】ＥＣＬレベルの信号をＴＴＬレベルに変
換する従来のレベル変換回路の一例を図７に従って説明
すると、ＥＣＬ論理部を構成するＮＰＮトランジスタＴ
ｒ１，Ｔｒ２のコレクタは抵抗Ｒ１，Ｒ２を介して高電
位側電源Ｖｃｃに接続され、エミッタはバイアス用トラ
ンジスタＴｒ３及び抵抗Ｒ３を介して低電位側電源ＶＥ
Ｅに接続され、同トランジスタＴｒ３に活性化信号Ｖｃ
ｓ１ が入力されるとトランジスタＴｒ１，Ｔｒ２が活
性化される。そして、一方のトランジスタＴｒ１のベー
スにはＥＣＬレベルの入力信号Ｖｉｎが入力されるとと
もに他方のトランジスタＴｒ２のベースには基準電圧Ｖ
ＢＢ１ が入力され、入力信号Ｖｉｎが基準電圧ＶＢＢ
１ より高くなるとトランジスタＴｒ１がオンされると
ともにトランジスタＴｒ２がオフされ、入力信号Ｖｉｎ
が基準電圧ＶＢＢ１ より低くなるとその動作が反転さ
れる。
換する従来のレベル変換回路の一例を図７に従って説明
すると、ＥＣＬ論理部を構成するＮＰＮトランジスタＴ
ｒ１，Ｔｒ２のコレクタは抵抗Ｒ１，Ｒ２を介して高電
位側電源Ｖｃｃに接続され、エミッタはバイアス用トラ
ンジスタＴｒ３及び抵抗Ｒ３を介して低電位側電源ＶＥ
Ｅに接続され、同トランジスタＴｒ３に活性化信号Ｖｃ
ｓ１ が入力されるとトランジスタＴｒ１，Ｔｒ２が活
性化される。そして、一方のトランジスタＴｒ１のベー
スにはＥＣＬレベルの入力信号Ｖｉｎが入力されるとと
もに他方のトランジスタＴｒ２のベースには基準電圧Ｖ
ＢＢ１ が入力され、入力信号Ｖｉｎが基準電圧ＶＢＢ
１ より高くなるとトランジスタＴｒ１がオンされると
ともにトランジスタＴｒ２がオフされ、入力信号Ｖｉｎ
が基準電圧ＶＢＢ１ より低くなるとその動作が反転さ
れる。
【０００３】トランジスタＴｒ１のコレクタはＮＰＮト
ランジスタＴｒ４のベースに接続され、そのトランジス
タＴｒ４のコレクタは電源Ｖｃｃに接続されるとともに
エミッタはダイオードＤ及び抵抗Ｒ４を介して電源ＶＥ
Ｅに接続されている。また、電源Ｖｃｃ，ＶＥＥ間には
プルアップ用トランジスタであるＰチャネルＭＯＳトラ
ンジスタＴｒ５と、プルダウン用トランジスタであるＮ
チャネルＭＯＳトランジスタＴｒ６とが直列に接続され
、両トランジスタＴｒ５，Ｔｒ６のドレインから出力信
号Ｖｏｕｔ が出力されるとともにトランジスタＴｒ５
のゲートは前記トランジスタＴｒ４のエミッタに接続さ
れ、トランジスタＴｒ６のゲートは前記ダイオードＤの
カソードに接続されている。
ランジスタＴｒ４のベースに接続され、そのトランジス
タＴｒ４のコレクタは電源Ｖｃｃに接続されるとともに
エミッタはダイオードＤ及び抵抗Ｒ４を介して電源ＶＥ
Ｅに接続されている。また、電源Ｖｃｃ，ＶＥＥ間には
プルアップ用トランジスタであるＰチャネルＭＯＳトラ
ンジスタＴｒ５と、プルダウン用トランジスタであるＮ
チャネルＭＯＳトランジスタＴｒ６とが直列に接続され
、両トランジスタＴｒ５，Ｔｒ６のドレインから出力信
号Ｖｏｕｔ が出力されるとともにトランジスタＴｒ５
のゲートは前記トランジスタＴｒ４のエミッタに接続さ
れ、トランジスタＴｒ６のゲートは前記ダイオードＤの
カソードに接続されている。
【０００４】このように構成されたレベル変換回路では
、入力信号Ｖｉｎが基準電圧ＶＢＢ１ より高くなって
トランジスタＴｒ１がオンされるとともにトランジスタ
Ｔｒ２がオフされると、トランジスタＴｒ４がオフされ
ることによりトランジスタＴｒ５がオンされるとともに
トランジスタＴｒ６がオフされてＨレベルの出力信号Ｖ
ｏｕｔ が出力され、入力信号Ｖｉｎが基準電圧ＶＢＢ
１ より高くなると、各トランジスタの動作が反転して
Ｌレベルの出力信号Ｖｏｕｔ が出力され、このような
動作によりＥＣＬレベルの入力信号Ｖｉｎに基づいてＴ
ＴＬレベルの出力信号Ｖｏｕｔ が出力される。
、入力信号Ｖｉｎが基準電圧ＶＢＢ１ より高くなって
トランジスタＴｒ１がオンされるとともにトランジスタ
Ｔｒ２がオフされると、トランジスタＴｒ４がオフされ
ることによりトランジスタＴｒ５がオンされるとともに
トランジスタＴｒ６がオフされてＨレベルの出力信号Ｖ
ｏｕｔ が出力され、入力信号Ｖｉｎが基準電圧ＶＢＢ
１ より高くなると、各トランジスタの動作が反転して
Ｌレベルの出力信号Ｖｏｕｔ が出力され、このような
動作によりＥＣＬレベルの入力信号Ｖｉｎに基づいてＴ
ＴＬレベルの出力信号Ｖｏｕｔ が出力される。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なレベル変換回路ではトランジスタＴｒ４がオフされて
Ｈレベルの出力信号Ｖｏｕｔ が出力される場合にも、
同トランジスタＴｒ４から抵抗Ｒ４に僅かに流れるコレ
クタ電流ＩＥＦによりトランジスタＴｒ６のゲート電位
が電源ＶＥＥより上昇して同トランジスタＴｒ６にドレ
イン電流が流れる。一方、トランジスタＴｒ４がオンさ
れてＬレベルの出力信号Ｖｏｕｔ が出力される場合に
も、同トランジスタＴｒ４のベース・エミッタ間電圧降
下によりトランジスタＴｒ５のゲート電位が電源Ｖｃｃ
より低下して同トランジスタＴｒ５にドレイン電流が流
れる。従って、トランジスタＴｒ５，Ｔｒ６のいずれか
が僅かにオンされた状態でＨレベルあるいはＬレベルの
出力信号Ｖｏｕｔ が出力されるので、その出力信号Ｖ
ｏｕｔ を電源Ｖｃｃ，ＶＥＥ間でフルスイングさせる
ことができないため、後続回路に対しノイズ等に対する
マージンを充分確保することができないとともに、消費
電力も増大するという問題点がある。
なレベル変換回路ではトランジスタＴｒ４がオフされて
Ｈレベルの出力信号Ｖｏｕｔ が出力される場合にも、
同トランジスタＴｒ４から抵抗Ｒ４に僅かに流れるコレ
クタ電流ＩＥＦによりトランジスタＴｒ６のゲート電位
が電源ＶＥＥより上昇して同トランジスタＴｒ６にドレ
イン電流が流れる。一方、トランジスタＴｒ４がオンさ
れてＬレベルの出力信号Ｖｏｕｔ が出力される場合に
も、同トランジスタＴｒ４のベース・エミッタ間電圧降
下によりトランジスタＴｒ５のゲート電位が電源Ｖｃｃ
より低下して同トランジスタＴｒ５にドレイン電流が流
れる。従って、トランジスタＴｒ５，Ｔｒ６のいずれか
が僅かにオンされた状態でＨレベルあるいはＬレベルの
出力信号Ｖｏｕｔ が出力されるので、その出力信号Ｖ
ｏｕｔ を電源Ｖｃｃ，ＶＥＥ間でフルスイングさせる
ことができないため、後続回路に対しノイズ等に対する
マージンを充分確保することができないとともに、消費
電力も増大するという問題点がある。
【０００６】この発明の目的は、ＥＣＬレベルの入力信
号をＴＴＬレベルに変換して出力するレベル変換回路に
おいて、出力信号を高電位側電源と低電位側電源との間
でフルスイングさせ得るレベル変換回路を提供すること
にある。
号をＴＴＬレベルに変換して出力するレベル変換回路に
おいて、出力信号を高電位側電源と低電位側電源との間
でフルスイングさせ得るレベル変換回路を提供すること
にある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ＥＣＬ論理部を構成する一対のバ
イポーラトランジスタＴｒ１，Ｔｒ２のベースにＥＣＬ
レベルの入力信号Ｖｉｎと基準信号ＶＢＢ１ とが入力
され、その入力信号Ｖｉｎに基づいて前記ＥＣＬ論理部
で高電位側電源Ｖｃｃと低電位側電源ＶＥＥとの間に直
列に接続されたプルアップ用トランジスタＴｒ５とプル
ダウン用トランジスタＴｒ６が交互にオンされてＴＴＬ
レベルの出力信号Ｖｏｕｔ が出力される。前記一対の
バイポーラトランジスタＴｒ１，Ｔｒ２の一方のコレク
タは前記プルアップ用トランジスタＴｒ５のゲートに接
続され、他方のコレクタはプリドライバ用ＰチャネルＭ
ＯＳトランジスタＴｒ７のゲートに接続され、前記Ｐチ
ャネルＭＯＳトランジスタＴｒ７のソースは高電位側電
源Ｖｃｃに接続されるとともにドレインは前記プルダウ
ン用トランジスタＴｒ６のゲートに接続されている。
図である。すなわち、ＥＣＬ論理部を構成する一対のバ
イポーラトランジスタＴｒ１，Ｔｒ２のベースにＥＣＬ
レベルの入力信号Ｖｉｎと基準信号ＶＢＢ１ とが入力
され、その入力信号Ｖｉｎに基づいて前記ＥＣＬ論理部
で高電位側電源Ｖｃｃと低電位側電源ＶＥＥとの間に直
列に接続されたプルアップ用トランジスタＴｒ５とプル
ダウン用トランジスタＴｒ６が交互にオンされてＴＴＬ
レベルの出力信号Ｖｏｕｔ が出力される。前記一対の
バイポーラトランジスタＴｒ１，Ｔｒ２の一方のコレク
タは前記プルアップ用トランジスタＴｒ５のゲートに接
続され、他方のコレクタはプリドライバ用ＰチャネルＭ
ＯＳトランジスタＴｒ７のゲートに接続され、前記Ｐチ
ャネルＭＯＳトランジスタＴｒ７のソースは高電位側電
源Ｖｃｃに接続されるとともにドレインは前記プルダウ
ン用トランジスタＴｒ６のゲートに接続されている。
【０００８】また、図２に示すように前記プルアップ用
トランジスタとプルダウン用トランジスタは高電位側電
源Ｖｃｃと低電位側電源低電位側電源ＶＥＥとの間に直
列に接続したＰチャネルＭＯＳトランジスタＴｒ５とＮ
チャネルＭＯＳトランジスタＴｒ６とで構成し、前記プ
リドライバ用ＰチャネルＭＯＳトランジスタＴｒ７のド
レインは前記ＮチャネルＭＯＳトランジスタＴｒ６のゲ
ートに接続するとともに抵抗Ｒ４を介して低電位側電源
ＶＥＥに接続している。
トランジスタとプルダウン用トランジスタは高電位側電
源Ｖｃｃと低電位側電源低電位側電源ＶＥＥとの間に直
列に接続したＰチャネルＭＯＳトランジスタＴｒ５とＮ
チャネルＭＯＳトランジスタＴｒ６とで構成し、前記プ
リドライバ用ＰチャネルＭＯＳトランジスタＴｒ７のド
レインは前記ＮチャネルＭＯＳトランジスタＴｒ６のゲ
ートに接続するとともに抵抗Ｒ４を介して低電位側電源
ＶＥＥに接続している。
【０００９】また、前記プリドライバ用ＰチャネルＭＯ
ＳトランジスタＴｒ７のドレインは前記ＮチャネルＭＯ
ＳトランジスタＴｒ６のゲートに接続するとともにゲー
トを高電位側電源Ｖｃｃに接続したＮチャネルＭＯＳト
ランジスタＴｒ８を介して低電位側電源ＶＥＥに接続し
ている。
ＳトランジスタＴｒ７のドレインは前記ＮチャネルＭＯ
ＳトランジスタＴｒ６のゲートに接続するとともにゲー
トを高電位側電源Ｖｃｃに接続したＮチャネルＭＯＳト
ランジスタＴｒ８を介して低電位側電源ＶＥＥに接続し
ている。
【００１０】
【作用】入力信号Ｖｉｎと基準信号ＶＢＢ１ とに基づ
くＥＣＬ論理部の動作により、プルアップ用トランジス
タＴｒ５とプルダウン用トランジスタＴｒ６はいずれか
一方が確実にオフされた状態で出力信号Ｖｏｕｔ を出
力する。
くＥＣＬ論理部の動作により、プルアップ用トランジス
タＴｒ５とプルダウン用トランジスタＴｒ６はいずれか
一方が確実にオフされた状態で出力信号Ｖｏｕｔ を出
力する。
【００１１】
【実施例】以下、この発明を具体化した第一の実施例を
図２に従って説明する。なお、前記従来例と同一構成部
分は同一番号を付してその説明を省略する。ＥＣＬ論理
部を構成するトランジスタＴｒ２のコレクタはプリドラ
イバ用のＰチャネルＭＯＳトランジスタＴｒ７のゲート
に接続され、そのトランジスタＴｒ７のソースは電源Ｖ
ｃｃに接続され、ドレインはトランジスタＴｒ６のゲー
トに接続されるとともに抵抗Ｒ４を介して電源ＶＥＥに
接続されている。また、トランジスタＴｒ１のコレクタ
はトランジスタＴｒ５のゲートに接続されている。
図２に従って説明する。なお、前記従来例と同一構成部
分は同一番号を付してその説明を省略する。ＥＣＬ論理
部を構成するトランジスタＴｒ２のコレクタはプリドラ
イバ用のＰチャネルＭＯＳトランジスタＴｒ７のゲート
に接続され、そのトランジスタＴｒ７のソースは電源Ｖ
ｃｃに接続され、ドレインはトランジスタＴｒ６のゲー
トに接続されるとともに抵抗Ｒ４を介して電源ＶＥＥに
接続されている。また、トランジスタＴｒ１のコレクタ
はトランジスタＴｒ５のゲートに接続されている。
【００１２】このように構成されたレベル変換回路では
、図３に示すように入力信号Ｖｉｎが基準電圧ＶＢＢ１
より高くなってトランジスタＴｒ１がオンされるとと
もにトランジスタＴｒ２がオフされると、トランジスタ
Ｔｒ７のゲート電位は電源Ｖｃｃまで上昇して同トラン
ジスタＴｒ７が完全にオフされることによりトランジス
タＴｒ６がオフされ、同時にトランジスタＴｒ５がオン
されてＨレベルの出力信号Ｖｏｕｔ が出力される。
、図３に示すように入力信号Ｖｉｎが基準電圧ＶＢＢ１
より高くなってトランジスタＴｒ１がオンされるとと
もにトランジスタＴｒ２がオフされると、トランジスタ
Ｔｒ７のゲート電位は電源Ｖｃｃまで上昇して同トラン
ジスタＴｒ７が完全にオフされることによりトランジス
タＴｒ６がオフされ、同時にトランジスタＴｒ５がオン
されてＨレベルの出力信号Ｖｏｕｔ が出力される。
【００１３】一方、入力信号Ｖｉｎが基準電圧ＶＢＢ１
より低くなると、トランジスタＴｒ７がオンされるこ
とによりトランジスタＴｒ６がオンされ、同時にトラン
ジスタＴｒ５のゲート電位が電源Ｖｃｃまで上昇して同
トランジスタＴｒ５が完全にオフされることによりＬレ
ベルの出力信号Ｖｏｕｔ が出力される。従って、この
レベル変換回路では入力信号Ｖｉｎに基づいてトランジ
スタＴｒ５，Ｔｒ６のいずれかが必ず完全にオフ状態と
なって出力信号Ｖｏｕｔ が出力されるので、同出力信
号Ｖｏｕｔ は電源Ｖｃｃ，ＶＥＥ間で確実にフルスイ
ングする。
より低くなると、トランジスタＴｒ７がオンされるこ
とによりトランジスタＴｒ６がオンされ、同時にトラン
ジスタＴｒ５のゲート電位が電源Ｖｃｃまで上昇して同
トランジスタＴｒ５が完全にオフされることによりＬレ
ベルの出力信号Ｖｏｕｔ が出力される。従って、この
レベル変換回路では入力信号Ｖｉｎに基づいてトランジ
スタＴｒ５，Ｔｒ６のいずれかが必ず完全にオフ状態と
なって出力信号Ｖｏｕｔ が出力されるので、同出力信
号Ｖｏｕｔ は電源Ｖｃｃ，ＶＥＥ間で確実にフルスイ
ングする。
【００１４】次に、この発明を具体化した第二の実施例
を図４に従って説明する。この実施例は前記第一の実施
例のトランジスタＴｒ５，Ｔｒ７のゲートとＥＣＬ論理
部のトランジスタＴｒ１，Ｔｒ２のコレクタとの接続を
入れ換えたものであり、入力信号Ｖｉｎに対する出力信
号Ｖｏｕｔ の論理が反転すること以外は前記第一の実
施例と同様に動作する。
を図４に従って説明する。この実施例は前記第一の実施
例のトランジスタＴｒ５，Ｔｒ７のゲートとＥＣＬ論理
部のトランジスタＴｒ１，Ｔｒ２のコレクタとの接続を
入れ換えたものであり、入力信号Ｖｉｎに対する出力信
号Ｖｏｕｔ の論理が反転すること以外は前記第一の実
施例と同様に動作する。
【００１５】次に、この発明を具体化した第三の実施例
を図５に従って説明する。この実施例は前記第一の実施
例の抵抗Ｒ４をＮチャネルＭＯＳトランジスタＴｒ８に
置き換えたものであり、同トランジスタＴｒ８のゲート
を電源Ｖｃｃに接続することにより常時オン状態となっ
て前記抵抗Ｒ４と同様に動作する。そして、入力信号Ｖ
ｉｎに基づいて前記第一の実施例と同様な出力信号Ｖｏ
ｕｔ が出力される。
を図５に従って説明する。この実施例は前記第一の実施
例の抵抗Ｒ４をＮチャネルＭＯＳトランジスタＴｒ８に
置き換えたものであり、同トランジスタＴｒ８のゲート
を電源Ｖｃｃに接続することにより常時オン状態となっ
て前記抵抗Ｒ４と同様に動作する。そして、入力信号Ｖ
ｉｎに基づいて前記第一の実施例と同様な出力信号Ｖｏ
ｕｔ が出力される。
【００１６】次に、この発明を具体化した第四の実施例
を図６に従って説明する。この実施例は前記第一の実施
例のトランジスタＴｒ５，Ｔｒ６の動作に基づいてＮＰ
ＮトランジスタＴｒ９，Ｔｒ１０ を駆動して負荷駆動
能力を向上させたものであり、第一の実施例と同一論理
で動作する。
を図６に従って説明する。この実施例は前記第一の実施
例のトランジスタＴｒ５，Ｔｒ６の動作に基づいてＮＰ
ＮトランジスタＴｒ９，Ｔｒ１０ を駆動して負荷駆動
能力を向上させたものであり、第一の実施例と同一論理
で動作する。
【００１７】
【発明の効果】以上詳述したように、この発明はＥＣＬ
レベルの入力信号をＴＴＬレベルに変換して出力するレ
ベル変換回路において、出力信号を高電位側電源と低電
位側電源との間で確実にフルスイングさせることができ
る優れた効果を発揮する。
レベルの入力信号をＴＴＬレベルに変換して出力するレ
ベル変換回路において、出力信号を高電位側電源と低電
位側電源との間で確実にフルスイングさせることができ
る優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第一の実施例の動作を示す波形図である。
【図４】第二の実施例を示す回路図である。
【図５】第三の実施例を示す回路図である。
【図６】第四の実施例を示す回路図である。
【図７】従来例を示す回路図である。
Ｖｃｃ 高電位側電源
ＶＥＥ 低電位側電源
Ｖｉｎ 入力信号
ＶＢＢ１ 基準信号
Ｖｏｕｔ 出力信号
Claims (3)
- 【請求項１】 ＥＣＬ論理部を構成する一対のバイポ
ーラトランジスタ（Ｔｒ１，Ｔｒ２）のベースにＥＣＬ
レベルの入力信号（Ｖｉｎ）と基準信号（ＶＢＢ１ ）
とを入力し、その入力信号（Ｖｉｎ）に基づいて前記Ｅ
ＣＬ論理部で高電位側電源（Ｖｃｃ）と低電位側電源（
ＶＥＥ）との間に直列に接続されたプルアップ用トラン
ジスタ（Ｔｒ５）とプルダウン用トランジスタ（Ｔｒ６
）を交互にオンさせてＴＴＬレベルの出力信号（Ｖｏｕ
ｔ ）を出力するレベル変換回路であって、前記一対の
バイポーラトランジスタ（Ｔｒ１，Ｔｒ２）の一方のコ
レクタは前記プルアップ用トランジスタ（Ｔｒ５）のゲ
ートに接続し、他方のコレクタはプリドライバ用Ｐチャ
ネルＭＯＳトランジスタ（Ｔｒ７）のゲートに接続し、
前記ＰチャネルＭＯＳトランジスタ（Ｔｒ７）のソース
は高電位側電源（Ｖｃｃ）に接続するとともにドレイン
は前記プルダウン用トランジスタ（Ｔｒ６）のゲートに
接続したことを特徴とするレベル変換回路。 - 【請求項２】 前記プルアップ用トランジスタとプル
ダウン用トランジスタは高電位側電源（Ｖｃｃ）と低電
位側電源低電位側電源（ＶＥＥ）との間に直列に接続し
たＰチャネルＭＯＳトランジスタ（Ｔｒ５）とＮチャネ
ルＭＯＳトランジスタ（Ｔｒ６）とで構成し、前記プリ
ドライバ用ＰチャネルＭＯＳトランジスタ（Ｔｒ７）の
ドレインは前記ＮチャネルＭＯＳトランジスタ（Ｔｒ６
）のゲートに接続するとともに抵抗（Ｒ４）を介して低
電位側電源（ＶＥＥ）に接続したことを特徴とする請求
項１記載のレベル変換回路。 - 【請求項３】 前記プリドライバ用ＰチャネルＭＯＳ
トランジスタ（Ｔｒ７）のドレインは前記ＮチャネルＭ
ＯＳトランジスタ（Ｔｒ６）のゲートに接続するととも
にゲートを高電位側電源（Ｖｃｃ）に接続したＮチャネ
ルＭＯＳトランジスタ（Ｔｒ８）を介して低電位側電源
（ＶＥＥ）に接続したことを特徴とする請求項１記載の
レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075241A JPH04310018A (ja) | 1991-04-08 | 1991-04-08 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075241A JPH04310018A (ja) | 1991-04-08 | 1991-04-08 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310018A true JPH04310018A (ja) | 1992-11-02 |
Family
ID=13570530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075241A Withdrawn JPH04310018A (ja) | 1991-04-08 | 1991-04-08 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04310018A (ja) |
-
1991
- 1991-04-08 JP JP3075241A patent/JPH04310018A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |