JPH0645910A - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
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- JPH0645910A JPH0645910A JP4199527A JP19952792A JPH0645910A JP H0645910 A JPH0645910 A JP H0645910A JP 4199527 A JP4199527 A JP 4199527A JP 19952792 A JP19952792 A JP 19952792A JP H0645910 A JPH0645910 A JP H0645910A
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- transistor
- circuit
- channel mos
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- npn transistor
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】
【目的】プルダウン用の NPNトランジスタには電源から
供給される信号で十分なベース電位を与え、出力のプル
ダウン後は、飽和防止のため、出力がフィードバックさ
れて動作する制御回路によって上記 NPNトランジスタを
制御する。 【構成】入力端子ＩＮはCMOSインバータ21の入力及びＮ
チャネル MOSトランジスタＮ10のゲートに接続される。
CMOSインバータ21の出力はプルアップ用のＮＰＮトラン
ジスタＱ11のベースに接続される。Ｎ10のドレインはCM
OSインバータ22の入力に接続され、その出力はプルダウ
ン用のＮＰＮトランジスタＱ12のベースに接続される。
Ｑ11のエミッタ、Ｑ12のコレクタが接続される出力端子
ＯＵＴはＰチャネル MOSトランジスタＰ12とＮチャネル
MOSトランジスタＮ13の各ゲートに接続される。Ｐ12の
ドレインはＮ10のドレインに、Ｎ13のドレインはＮ10の
ソースに接続され、これらＮ10とＰ12とＮ13はCMOSイン
バータ22の制御回路23を構成する。
供給される信号で十分なベース電位を与え、出力のプル
ダウン後は、飽和防止のため、出力がフィードバックさ
れて動作する制御回路によって上記 NPNトランジスタを
制御する。 【構成】入力端子ＩＮはCMOSインバータ21の入力及びＮ
チャネル MOSトランジスタＮ10のゲートに接続される。
CMOSインバータ21の出力はプルアップ用のＮＰＮトラン
ジスタＱ11のベースに接続される。Ｎ10のドレインはCM
OSインバータ22の入力に接続され、その出力はプルダウ
ン用のＮＰＮトランジスタＱ12のベースに接続される。
Ｑ11のエミッタ、Ｑ12のコレクタが接続される出力端子
ＯＵＴはＰチャネル MOSトランジスタＰ12とＮチャネル
MOSトランジスタＮ13の各ゲートに接続される。Ｐ12の
ドレインはＮ10のドレインに、Ｎ13のドレインはＮ10の
ソースに接続され、これらＮ10とＰ12とＮ13はCMOSイン
バータ22の制御回路23を構成する。
Description
【０００１】
【産業上の利用分野】この発明は特にバイポーラトラン
ジスタとＭＯＳ型電界効果トランジスタとが混在するＢ
ｉＣＭＯＳ論理回路に関する。
ジスタとＭＯＳ型電界効果トランジスタとが混在するＢ
ｉＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ論理回路は、ＣＭＯＳ回路
の消費電力が少ない利点とバイポーラトランジスタの高
負荷駆動性を合せ持つ論理回路である。従来例として、
特開平３−３４７２０に開示されたＢｉＣＭＯＳインバ
ータゲートを図４に示す。
の消費電力が少ない利点とバイポーラトランジスタの高
負荷駆動性を合せ持つ論理回路である。従来例として、
特開平３−３４７２０に開示されたＢｉＣＭＯＳインバ
ータゲートを図４に示す。
【０００３】図４の構成は次のようである。入力端子Ｉ
ＮはＰチャネルＭＯＳトランジスタＰ1 とＮチャネルＭ
ＯＳトランジスタＮ1 ，Ｎ2 のゲートに接続されてい
る。ＰチャネルＭＯＳトランジスタＰ1 とＮチャネルＭ
ＯＳトランジスタＮ2 の互いのドレインは接続され、Ｐ
1 とＮ2 はＣＭＯＳ型のインバータ11を構成している。
インバータ11の出力ノードはＮＰＮトランジスタＱ1 の
ベースに接続されている。ＮＰＮトランジスタＱ1 のコ
レクタは電源Ｖccに、エミッタは出力端子ＯＵＴに接続
されている。
ＮはＰチャネルＭＯＳトランジスタＰ1 とＮチャネルＭ
ＯＳトランジスタＮ1 ，Ｎ2 のゲートに接続されてい
る。ＰチャネルＭＯＳトランジスタＰ1 とＮチャネルＭ
ＯＳトランジスタＮ2 の互いのドレインは接続され、Ｐ
1 とＮ2 はＣＭＯＳ型のインバータ11を構成している。
インバータ11の出力ノードはＮＰＮトランジスタＱ1 の
ベースに接続されている。ＮＰＮトランジスタＱ1 のコ
レクタは電源Ｖccに、エミッタは出力端子ＯＵＴに接続
されている。
【０００４】ＮチャネルＭＯＳトランジスタＮ1 のドレ
インは出力端子ＯＵＴに、ソースはＮチャネルＭＯＳト
ランジスタＮ3 のドレインに接続されている。Ｎチャネ
ルＭＯＳトランジスタＮ3 のゲートは上記インバータ1
の出力ノードに、ソースは接地電源ＧＮＤに接続されて
いる。ＮチャネルＭＯＳトランジスタＮ1 のソースとＮ
3 のドレインの接続点はＮＰＮトランジスタＱ2 のベー
スに接続されている。ＮＰＮトランジスタＱ2 のコレク
タは出力端子ＯＵＴに、エミッタはＧＮＤに接続されて
いる。
インは出力端子ＯＵＴに、ソースはＮチャネルＭＯＳト
ランジスタＮ3 のドレインに接続されている。Ｎチャネ
ルＭＯＳトランジスタＮ3 のゲートは上記インバータ1
の出力ノードに、ソースは接地電源ＧＮＤに接続されて
いる。ＮチャネルＭＯＳトランジスタＮ1 のソースとＮ
3 のドレインの接続点はＮＰＮトランジスタＱ2 のベー
スに接続されている。ＮＰＮトランジスタＱ2 のコレク
タは出力端子ＯＵＴに、エミッタはＧＮＤに接続されて
いる。
【０００５】上記構成のインバータゲート動作は次のと
おりである。入力端子ＩＮへの入力信号が“Ｌ”（ロ
ー）レベルから“Ｈ”（ハイ）レベルに変化すると、駆
動用のＮチャネルＭＯＳトランジスタＮ1 がオンし、Ｎ
ＰＮトランジスタＱ2 にはベース電流が供給され、その
β（エミッタ接地増幅率）倍されたコレクタ電流が流れ
る。この一連の動作により、出力端子ＯＵＴの電位が
“Ｌ”レベルにプルダウンされる。このとき、駆動用の
ＰチャネルＭＯＳトランジスタＰ1 はカットオフしてい
るため、プルアップ用のＮＰＮトランジスタＱ1 はオフ
している。
おりである。入力端子ＩＮへの入力信号が“Ｌ”（ロ
ー）レベルから“Ｈ”（ハイ）レベルに変化すると、駆
動用のＮチャネルＭＯＳトランジスタＮ1 がオンし、Ｎ
ＰＮトランジスタＱ2 にはベース電流が供給され、その
β（エミッタ接地増幅率）倍されたコレクタ電流が流れ
る。この一連の動作により、出力端子ＯＵＴの電位が
“Ｌ”レベルにプルダウンされる。このとき、駆動用の
ＰチャネルＭＯＳトランジスタＰ1 はカットオフしてい
るため、プルアップ用のＮＰＮトランジスタＱ1 はオフ
している。
【０００６】入力端子ＩＮへの入力信号が“Ｈ”レベル
から“Ｌ”レベルに変化すると、駆動用のＰチャネルＭ
ＯＳトランジスタＰ1 がオンし、ＮチャネルＭＯＳトラ
ンジスタＮ2 がオフする。これにより、ＮＰＮトランジ
スタＱ1 がオンすると共に、ＮチャネルＭＯＳトランジ
スタＮ3 がオンする。同時に駆動用のＮチャネルＭＯＳ
トランジスタＮ1 がオフするので、ＮＰＮトランジスタ
Ｑ2 がオフする。この一連の動作により、出力端子ＯＵ
Ｔの電位が“Ｈ”レベルにプルアップされる。
から“Ｌ”レベルに変化すると、駆動用のＰチャネルＭ
ＯＳトランジスタＰ1 がオンし、ＮチャネルＭＯＳトラ
ンジスタＮ2 がオフする。これにより、ＮＰＮトランジ
スタＱ1 がオンすると共に、ＮチャネルＭＯＳトランジ
スタＮ3 がオンする。同時に駆動用のＮチャネルＭＯＳ
トランジスタＮ1 がオフするので、ＮＰＮトランジスタ
Ｑ2 がオフする。この一連の動作により、出力端子ＯＵ
Ｔの電位が“Ｈ”レベルにプルアップされる。
【０００７】上記構成の回路はプルダウン側に問題があ
る。その理由は、プルダウン用のＮＰＮトランジスタＱ
2 のベースに駆動用のＮチャネルＭＯＳトランジスタＮ
1 のソースが接続されていることに起因する。
る。その理由は、プルダウン用のＮＰＮトランジスタＱ
2 のベースに駆動用のＮチャネルＭＯＳトランジスタＮ
1 のソースが接続されていることに起因する。
【０００８】すなわち、プルダウン動作時にはＮＰＮト
ランジスタＱ2 のベース電位、すなわちＮチャネルＭＯ
ＳトランジスタＮ1 のソース電位はＧＮＤからＶBE（ベ
ース，エミッタ間電圧）分浮くことになる。この結果、
駆動用のＮチャネルＭＯＳトランジスタＮ1 のゲート，
ソース間電圧及びドレイン，ソース間電圧がＶBE分減少
し、ＮチャネルＭＯＳトランジスタＮ1 の駆動能力が著
しく低減する。
ランジスタＱ2 のベース電位、すなわちＮチャネルＭＯ
ＳトランジスタＮ1 のソース電位はＧＮＤからＶBE（ベ
ース，エミッタ間電圧）分浮くことになる。この結果、
駆動用のＮチャネルＭＯＳトランジスタＮ1 のゲート，
ソース間電圧及びドレイン，ソース間電圧がＶBE分減少
し、ＮチャネルＭＯＳトランジスタＮ1 の駆動能力が著
しく低減する。
【０００９】このため、ＮチャネルＭＯＳトランジスタ
Ｎ1 のドレイン電流、すなわち、ＮＰＮトランジスタＱ
2 のベース電流が十分にとれなくなり、プルダウン動作
時の遅延時間を増大させる。このような構成では特に低
電源電圧動作にはかなり不都合である。
Ｎ1 のドレイン電流、すなわち、ＮＰＮトランジスタＱ
2 のベース電流が十分にとれなくなり、プルダウン動作
時の遅延時間を増大させる。このような構成では特に低
電源電圧動作にはかなり不都合である。
【００１０】
【発明が解決しようとする課題】このように、従来では
プルダウン用のバイポーラトランジスタを駆動させる前
段のＭＯＳトランジスタの駆動能力が低くならざるを得
ない回路構成であり、プルダウン動作時の遅延時間が増
大されるという欠点がある。
プルダウン用のバイポーラトランジスタを駆動させる前
段のＭＯＳトランジスタの駆動能力が低くならざるを得
ない回路構成であり、プルダウン動作時の遅延時間が増
大されるという欠点がある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、低電源電圧でもバイポ
ーラトランジスタの十分な駆動を実現し、高速なプルダ
ウン時間を実現するＢｉＣＭＯＳ論理回路を提供するこ
とにある。
されたものであり、その目的は、低電源電圧でもバイポ
ーラトランジスタの十分な駆動を実現し、高速なプルダ
ウン時間を実現するＢｉＣＭＯＳ論理回路を提供するこ
とにある。
【００１２】
【課題を解決するための手段】この発明のＢｉＣＭＯＳ
論理回路は、第１の電源と第２の電源間に形成され入力
端子からの信号レベルで動作制御される第１のＣＭＯＳ
回路と、ベースが前記第１のＣＭＯＳ回路の出力ノード
に接続され、第１の電源と出力端子との間にコレクタ，
エミッタ間が接続されたプルアップ用の第１のＮＰＮト
ランジスタと、前記第１の電源と第２の電源間に形成さ
れた第２のＣＭＯＳ回路と、ベースが前記第２のＣＭＯ
Ｓ回路を介して第１の電源が供給される出力ノードに接
続され、前記出力端子と第２の電源との間にコレクタ，
エミッタ間が接続されたプルダウン用の第２のＮＰＮト
ランジスタと、前記入力端子と出力端子の各信号レベル
により前記第２のＣＭＯＳ回路の入力ノードへの電圧供
給状態が設定され、プルダウン時前記第２のＮＰＮトラ
ンジスタが深い飽和領域に至らないように前記第２のＣ
ＭＯＳ回路を動作制御する制御回路とを具備したことを
特徴とする。
論理回路は、第１の電源と第２の電源間に形成され入力
端子からの信号レベルで動作制御される第１のＣＭＯＳ
回路と、ベースが前記第１のＣＭＯＳ回路の出力ノード
に接続され、第１の電源と出力端子との間にコレクタ，
エミッタ間が接続されたプルアップ用の第１のＮＰＮト
ランジスタと、前記第１の電源と第２の電源間に形成さ
れた第２のＣＭＯＳ回路と、ベースが前記第２のＣＭＯ
Ｓ回路を介して第１の電源が供給される出力ノードに接
続され、前記出力端子と第２の電源との間にコレクタ，
エミッタ間が接続されたプルダウン用の第２のＮＰＮト
ランジスタと、前記入力端子と出力端子の各信号レベル
により前記第２のＣＭＯＳ回路の入力ノードへの電圧供
給状態が設定され、プルダウン時前記第２のＮＰＮトラ
ンジスタが深い飽和領域に至らないように前記第２のＣ
ＭＯＳ回路を動作制御する制御回路とを具備したことを
特徴とする。
【００１３】
【作用】この発明では、プルダウン用の第２のＮＰＮト
ランジスタは第２のＣＭＯＳ回路により第１の電源から
供給される電流で直接駆動されることになる。しかも、
出力のプルダウン後は、制御回路の機能により第２のＮ
ＰＮトランジスタのベース電流が流れ続けることはな
い。
ランジスタは第２のＣＭＯＳ回路により第１の電源から
供給される電流で直接駆動されることになる。しかも、
出力のプルダウン後は、制御回路の機能により第２のＮ
ＰＮトランジスタのベース電流が流れ続けることはな
い。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例による構成であ
り、ＢｉＣＭＯＳインバータ回路を示す回路図である。
り説明する。図１はこの発明の一実施例による構成であ
り、ＢｉＣＭＯＳインバータ回路を示す回路図である。
【００１５】入力端子ＩＮはＰチャネルＭＯＳトランジ
スタＰ10とＮチャネルＭＯＳトランジスタＮ10，Ｎ11の
ゲートに接続されている。上記Ｐ10とＮ11の互いのドレ
インは接続されている。
スタＰ10とＮチャネルＭＯＳトランジスタＮ10，Ｎ11の
ゲートに接続されている。上記Ｐ10とＮ11の互いのドレ
インは接続されている。
【００１６】ＰチャネルＭＯＳトランジスタＰ10とＮチ
ャネルＭＯＳトランジスタＮ11は電源Ｖccと接地電源Ｇ
ＮＤとの間にＣＭＯＳインバータ21を構成する。ＣＭＯ
Ｓインバータ21の出力ノードＡはプルアップ用のＮＰＮ
トランジスタＱ11のベースに接続されている。ＮＰＮト
ランジスタＱ11のコレクタは電源Ｖccに、エミッタは出
力端子ＯＵＴに接続されている。
ャネルＭＯＳトランジスタＮ11は電源Ｖccと接地電源Ｇ
ＮＤとの間にＣＭＯＳインバータ21を構成する。ＣＭＯ
Ｓインバータ21の出力ノードＡはプルアップ用のＮＰＮ
トランジスタＱ11のベースに接続されている。ＮＰＮト
ランジスタＱ11のコレクタは電源Ｖccに、エミッタは出
力端子ＯＵＴに接続されている。
【００１７】一方、ＮチャネルＭＯＳトランジスタＮ10
のドレイン（ノードＣ）はＰチャネルＭＯＳトランジス
タＰ11とＮチャネルＭＯＳトランジスタＮ12のゲートに
接続されている。上記Ｐ11とＮ12の互いのドレインは接
続されている。
のドレイン（ノードＣ）はＰチャネルＭＯＳトランジス
タＰ11とＮチャネルＭＯＳトランジスタＮ12のゲートに
接続されている。上記Ｐ11とＮ12の互いのドレインは接
続されている。
【００１８】ＰチャネルＭＯＳトランジスタＰ11とＮチ
ャネルＭＯＳトランジスタＮ12は電源ＶccとＧＮＤとの
間にＣＭＯＳインバータ22を構成する。ＣＭＯＳインバ
ータ22の出力ノードＢはプルダウン用のＮＰＮトランジ
スタＱ12のベースに接続されている。ＮＰＮトランジス
タＱ12のコレクタは出力端子ＯＵＴに、エミッタは接地
電源ＧＮＤに接続されている。
ャネルＭＯＳトランジスタＮ12は電源ＶccとＧＮＤとの
間にＣＭＯＳインバータ22を構成する。ＣＭＯＳインバ
ータ22の出力ノードＢはプルダウン用のＮＰＮトランジ
スタＱ12のベースに接続されている。ＮＰＮトランジス
タＱ12のコレクタは出力端子ＯＵＴに、エミッタは接地
電源ＧＮＤに接続されている。
【００１９】さらに、出力端子ＯＵＴはＰチャネルＭＯ
ＳトランジスタＰ12とＮチャネルＭＯＳトランジスタＮ
13の各ゲートに接続されている。上記Ｐ12のソースは電
源Ｖccに、ドレインは上記ノードＣに接続されている。
ＮチャネルＭＯＳトランジスタＮ13のソースは接地電源
ＧＮＤに、ドレインはＮチャネルＭＯＳトランジスタＮ
10のソースに接続されている。
ＳトランジスタＰ12とＮチャネルＭＯＳトランジスタＮ
13の各ゲートに接続されている。上記Ｐ12のソースは電
源Ｖccに、ドレインは上記ノードＣに接続されている。
ＮチャネルＭＯＳトランジスタＮ13のソースは接地電源
ＧＮＤに、ドレインはＮチャネルＭＯＳトランジスタＮ
10のソースに接続されている。
【００２０】これらＮチャネルＭＯＳトランジスタＮ10
とＰチャネルＭＯＳトランジスタＰ12とＮチャネルＭＯ
ＳトランジスタＮ13はＣＭＯＳインバータ22の制御回路
23を構成している。
とＰチャネルＭＯＳトランジスタＰ12とＮチャネルＭＯ
ＳトランジスタＮ13はＣＭＯＳインバータ22の制御回路
23を構成している。
【００２１】上記構成の回路によれば、プルダウン側の
ＮＰＮトランジスタＱ12はＣＭＯＳインバータ回路22で
制御される。従って、ＮＰＮトランジスタＱ12はＰチャ
ネルＭＯＳトランジスタＰ11で駆動されることになる。
この駆動用としてのトランジスタＰ11のソースは電源Ｖ
ccに直接接続されており、そのソース電位が浮くことは
ない。よって、ゲート，ソース間電圧が十分に加わった
状態でＮＰＮトランジスタＱ12を駆動することが可能で
ある。この結果、高速なプルダウン動作が実現できる。
ＮＰＮトランジスタＱ12はＣＭＯＳインバータ回路22で
制御される。従って、ＮＰＮトランジスタＱ12はＰチャ
ネルＭＯＳトランジスタＰ11で駆動されることになる。
この駆動用としてのトランジスタＰ11のソースは電源Ｖ
ccに直接接続されており、そのソース電位が浮くことは
ない。よって、ゲート，ソース間電圧が十分に加わった
状態でＮＰＮトランジスタＱ12を駆動することが可能で
ある。この結果、高速なプルダウン動作が実現できる。
【００２２】また、出力端子ＯＵＴの電位が“Ｌ”に下
がりきった後、ＮＰＮトランジスタＱ12がオン状態にあ
る場合、ベース電流が流れ続け、ＤＣ的な消費電力を増
大させると共に、ＮＰＮトランジスタＱ12は深い飽和領
域に入ってしまう。このため、次にトランジスタＱ12を
オフさせるときの遅延が増大する。そこで、この発明の
実施例では、出力のフィードバック信号を用いる制御回
路23を備えて、ＮＰＮトランジスタＱ12を駆動するＰチ
ャネルＭＯＳトランジスタＰ11のゲートをコントロール
することにより、上記問題を解決している。
がりきった後、ＮＰＮトランジスタＱ12がオン状態にあ
る場合、ベース電流が流れ続け、ＤＣ的な消費電力を増
大させると共に、ＮＰＮトランジスタＱ12は深い飽和領
域に入ってしまう。このため、次にトランジスタＱ12を
オフさせるときの遅延が増大する。そこで、この発明の
実施例では、出力のフィードバック信号を用いる制御回
路23を備えて、ＮＰＮトランジスタＱ12を駆動するＰチ
ャネルＭＯＳトランジスタＰ11のゲートをコントロール
することにより、上記問題を解決している。
【００２３】以下上記構成の回路動作を図２の波形図を
用いて説明する。図２において（ａ）はプルアップ動
作、（ｂ）はプルダウン動作であり、図１の回路内の各
ノードＡ，Ｂ，Ｃの電圧変化、及び入力端子ＩＮと出力
端子ＯＵＴの電圧変化をそれぞれ示している。
用いて説明する。図２において（ａ）はプルアップ動
作、（ｂ）はプルダウン動作であり、図１の回路内の各
ノードＡ，Ｂ，Ｃの電圧変化、及び入力端子ＩＮと出力
端子ＯＵＴの電圧変化をそれぞれ示している。
【００２４】まず、出力（出力端子ＯＵＴの電位）が
“Ｈ”レベルから“Ｌ”レベルに変化するときの動作を
説明する。入力（入力端子ＩＮの電位）が“Ｌ”レベ
ル、出力が“Ｈ”レベルとなっている初期状態ではＭＯ
ＳトランジスタＰ10、Ｎ13がオン、ＭＯＳトランジスタ
Ｎ11、Ｐ12がオフ状態にある。ノードＣについては後述
するが初期状態では“Ｈ”レベルとなっているため、ノ
ードＢは“Ｌ”レベル、つまりＮＰＮトランジスタＱ12
はオフ状態である。
“Ｈ”レベルから“Ｌ”レベルに変化するときの動作を
説明する。入力（入力端子ＩＮの電位）が“Ｌ”レベ
ル、出力が“Ｈ”レベルとなっている初期状態ではＭＯ
ＳトランジスタＰ10、Ｎ13がオン、ＭＯＳトランジスタ
Ｎ11、Ｐ12がオフ状態にある。ノードＣについては後述
するが初期状態では“Ｈ”レベルとなっているため、ノ
ードＢは“Ｌ”レベル、つまりＮＰＮトランジスタＱ12
はオフ状態である。
【００２５】入力端子ＩＮへの信号が“Ｌ”レベルから
“Ｈ”レベルに遷移すると、ＮチャネルＭＯＳトランジ
スタＮ10がオンとなりノードＣを“Ｌ”レベルに引き下
げ、駆動用のＰチャネルＭＯＳトランジスタＰ11をオン
状態にする。これにより、ベース電流がＰチャネルＭＯ
ＳトランジスタＰ11を通って供給され、ＮＰＮトランジ
スタＱ12はオンとなり、出力が“Ｈ”レベルから“Ｌ”
レベルに引き下げられる。この状態は出力が下がり切る
まで続く。
“Ｈ”レベルに遷移すると、ＮチャネルＭＯＳトランジ
スタＮ10がオンとなりノードＣを“Ｌ”レベルに引き下
げ、駆動用のＰチャネルＭＯＳトランジスタＰ11をオン
状態にする。これにより、ベース電流がＰチャネルＭＯ
ＳトランジスタＰ11を通って供給され、ＮＰＮトランジ
スタＱ12はオンとなり、出力が“Ｈ”レベルから“Ｌ”
レベルに引き下げられる。この状態は出力が下がり切る
まで続く。
【００２６】出力が“Ｌ”レベルに下がるとＮチャネル
ＭＯＳトランジスタＮ13がオフ、ＰチャネルＭＯＳトラ
ンジスタＰ12がオンするためノードＣは“Ｈ”レベルに
戻る。従って、駆動用のＰチャネルＭＯＳトランジスタ
Ｐ11はオフし、ＮＰＮトランジスタＱ12のベース電流は
カットされる。このとき、ＮＰＮトランジスタＱ12は一
時的に飽和領域に入るが、ＮチャネルＭＯＳトランジス
タＮ12がオンによりＮＰＮトランジスタＱ12のベース電
位はＧＮＤまで下がる。この結果、ＮＰＮトランジスタ
Ｑ12は深い飽和領域に至らずに遮断領域へと移行するこ
とになる。
ＭＯＳトランジスタＮ13がオフ、ＰチャネルＭＯＳトラ
ンジスタＰ12がオンするためノードＣは“Ｈ”レベルに
戻る。従って、駆動用のＰチャネルＭＯＳトランジスタ
Ｐ11はオフし、ＮＰＮトランジスタＱ12のベース電流は
カットされる。このとき、ＮＰＮトランジスタＱ12は一
時的に飽和領域に入るが、ＮチャネルＭＯＳトランジス
タＮ12がオンによりＮＰＮトランジスタＱ12のベース電
位はＧＮＤまで下がる。この結果、ＮＰＮトランジスタ
Ｑ12は深い飽和領域に至らずに遮断領域へと移行するこ
とになる。
【００２７】すなわち、制御回路23がＰチャネルＭＯＳ
トランジスタＰ11，ＮチャネルＭＯＳトランジスタＮ12
を動作制御することにより、ＮＰＮトランジスタＱ12が
深い飽和領域に入らないようにする。
トランジスタＰ11，ＮチャネルＭＯＳトランジスタＮ12
を動作制御することにより、ＮＰＮトランジスタＱ12が
深い飽和領域に入らないようにする。
【００２８】深い飽和領域に入ったままのトランジスタ
は次の動作でオフさせるときに時間がかかり、遅延を増
す原因となるが、この回路では制御回路23の作用で、Ｎ
ＰＮトランジスタＱ12は深い飽和領域に入ったままの状
態にはならない。また、無駄なベース電流もなくなる。
この場合、ＰチャネルＭＯＳトランジスタＰ12とＮチャ
ネルＭＯＳトランジスタＮ10，Ｎ13の回路しきい値を適
当に低く設定することで出力信号の安定性が良くなる。
は次の動作でオフさせるときに時間がかかり、遅延を増
す原因となるが、この回路では制御回路23の作用で、Ｎ
ＰＮトランジスタＱ12は深い飽和領域に入ったままの状
態にはならない。また、無駄なベース電流もなくなる。
この場合、ＰチャネルＭＯＳトランジスタＰ12とＮチャ
ネルＭＯＳトランジスタＮ10，Ｎ13の回路しきい値を適
当に低く設定することで出力信号の安定性が良くなる。
【００２９】ところで、前述したノードＣの動作につい
ては、図２の電圧波形からも明らかなように、ノードＣ
が“Ｌ”レベルになるのはＮチャネルＭＯＳトランジス
タＮ10，Ｎ13が同時にオン、つまり入力、出力ともに
“Ｈ”レベルとなるプルダウン開始時の短時間だけであ
る。
ては、図２の電圧波形からも明らかなように、ノードＣ
が“Ｌ”レベルになるのはＮチャネルＭＯＳトランジス
タＮ10，Ｎ13が同時にオン、つまり入力、出力ともに
“Ｈ”レベルとなるプルダウン開始時の短時間だけであ
る。
【００３０】従って、プルアップ時、ノードＣは“Ｈ”
レベルを維持するためプルダウン動作の初期状態では
“Ｈ”レベルとなっている。なお、プルアップは前記図
３に示す構成の回路図と同様である。
レベルを維持するためプルダウン動作の初期状態では
“Ｈ”レベルとなっている。なお、プルアップは前記図
３に示す構成の回路図と同様である。
【００３１】上記回路構成によれば、プルダウン側のＮ
ＰＮトランジスタＱ12はソース電位が浮いていないＰチ
ャネルＭＯＳトランジスタＰ11で駆動されるため、十分
なベース電流が得られる。
ＰＮトランジスタＱ12はソース電位が浮いていないＰチ
ャネルＭＯＳトランジスタＰ11で駆動されるため、十分
なベース電流が得られる。
【００３２】さらに、出力をフィードバックしてＮＰＮ
トランジスタＱ12駆動用のＰチャネルＭＯＳトランジス
タＰ11のゲートをコントロールすることで、このトラン
ジスタＱ12の飽和は、出力が“Ｌ”レベルに遷移した直
後の短時間に限られる。これにより、低電源電圧におい
ても高速なプルダウン動作が実現される。同時に出力レ
ベルは一度ＮＰＮトランジスタＱ12の飽和電圧まで下が
るため、極力０ｖ付近にまで近付けられる。このため、
次段につながる他のゲート回路には、ほぼ０ｖに近い電
圧レベルでの“Ｌ”レベルの信号を送ることができる。
トランジスタＱ12駆動用のＰチャネルＭＯＳトランジス
タＰ11のゲートをコントロールすることで、このトラン
ジスタＱ12の飽和は、出力が“Ｌ”レベルに遷移した直
後の短時間に限られる。これにより、低電源電圧におい
ても高速なプルダウン動作が実現される。同時に出力レ
ベルは一度ＮＰＮトランジスタＱ12の飽和電圧まで下が
るため、極力０ｖ付近にまで近付けられる。このため、
次段につながる他のゲート回路には、ほぼ０ｖに近い電
圧レベルでの“Ｌ”レベルの信号を送ることができる。
【００３３】図３は上記実施例回路とその他の一般的な
ＣＭＯＳインバータやＢｉＣＭＯＳインバータの動作速
度の比較をＳＰＩＣＥでシミュレーションした結果であ
る。ＴPLH は立ち上がり時間、ＴPHL は立ち下がり時
間、ＴPDは上記ＴPLH 、ＴPHLの平均時間で、いわゆる
遅延時間である。回路に使用される負荷容量が大きいほ
どその速度差は顕著になり、本願の実施例回路が低電源
電圧での動作に優れていることがわかる。
ＣＭＯＳインバータやＢｉＣＭＯＳインバータの動作速
度の比較をＳＰＩＣＥでシミュレーションした結果であ
る。ＴPLH は立ち上がり時間、ＴPHL は立ち下がり時
間、ＴPDは上記ＴPLH 、ＴPHLの平均時間で、いわゆる
遅延時間である。回路に使用される負荷容量が大きいほ
どその速度差は顕著になり、本願の実施例回路が低電源
電圧での動作に優れていることがわかる。
【００３４】なお、この実施例はインバータについて説
明したが、バイポーラトランジスタの前段のＣＭＯＳ回
路を変更することにより２入力ＮＡＮＤゲートのような
他のゲート回路にも容易に応用可能である。
明したが、バイポーラトランジスタの前段のＣＭＯＳ回
路を変更することにより２入力ＮＡＮＤゲートのような
他のゲート回路にも容易に応用可能である。
【００３５】
【発明の効果】以上説明したようにこの発明によれば、
プルダウン用のＮＰＮトランジスタはＣＭＯＳ回路を通
して電源から十分なベース電流が与えられて駆動され
る。また、出力のプルダウン後は、出力がフィードバッ
クされて動作する制御回路が飽和防止に寄与する。これ
により、低電源電圧でバイポーラトランジスタの十分な
駆動を実現し、高速なプルダウン時間を実現すると共に
ほぼ０ｖに近い“Ｌ”レベルを出力できるＢｉＣＭＯＳ
論理回路が提供できる。
プルダウン用のＮＰＮトランジスタはＣＭＯＳ回路を通
して電源から十分なベース電流が与えられて駆動され
る。また、出力のプルダウン後は、出力がフィードバッ
クされて動作する制御回路が飽和防止に寄与する。これ
により、低電源電圧でバイポーラトランジスタの十分な
駆動を実現し、高速なプルダウン時間を実現すると共に
ほぼ０ｖに近い“Ｌ”レベルを出力できるＢｉＣＭＯＳ
論理回路が提供できる。
【図１】この発明の一実施例による構成の回路図。
【図２】図１の回路中の各部の動作を示す波形図。
【図３】図１の構成の回路と他の一般的な従来回路との
動作速度の比較結果を示す図。
動作速度の比較結果を示す図。
【図４】従来のＢｉＣＭＯＳ論理回路の構成を示す回路
図。
図。
Ｐ10〜Ｐ12…ＰチャネルＭＯＳトランジスタ、Ｎ10〜Ｎ
13…ＮチャネルＭＯＳトランジスタ、Ｑ11，Ｑ12…ＮＰ
Ｎトランジスタ、21，22…ＣＭＯＳインバータ、23…制
御回路。
13…ＮチャネルＭＯＳトランジスタ、Ｑ11，Ｑ12…ＮＰ
Ｎトランジスタ、21，22…ＣＭＯＳインバータ、23…制
御回路。
Claims (1)
- 【請求項１】第１の電源と第２の電源間に形成され入力
端子からの信号レベルで動作制御される第１のＣＭＯＳ
回路と、 ベースが前記第１のＣＭＯＳ回路の出力ノードに接続さ
れ、第１の電源と出力端子との間にコレクタ，エミッタ
間が接続されたプルアップ用の第１のＮＰＮトランジス
タと、 前記第１の電源と第２の電源間に形成された第２のＣＭ
ＯＳ回路と、 ベースが前記第２のＣＭＯＳ回路を介して第１の電源が
供給される出力ノードに接続され、前記出力端子と第２
の電源との間にコレクタ，エミッタ間が接続されたプル
ダウン用の第２のＮＰＮトランジスタと、 前記入力端子と出力端子の各信号レベルにより前記第２
のＣＭＯＳ回路の入力ノードへの電圧供給状態が設定さ
れ、プルダウン時前記第２のＮＰＮトランジスタが深い
飽和領域に至らないように前記第２のＣＭＯＳ回路を動
作制御する制御回路とを具備したことを特徴とするＢｉ
ＣＭＯＳ論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199527A JP2712097B2 (ja) | 1992-07-27 | 1992-07-27 | ＢｉＣＭＯＳ論理回路 |
| US08/095,764 US5365124A (en) | 1992-07-27 | 1993-07-23 | BiCMOS logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199527A JP2712097B2 (ja) | 1992-07-27 | 1992-07-27 | ＢｉＣＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645910A true JPH0645910A (ja) | 1994-02-18 |
| JP2712097B2 JP2712097B2 (ja) | 1998-02-10 |
Family
ID=16409318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199527A Expired - Fee Related JP2712097B2 (ja) | 1992-07-27 | 1992-07-27 | ＢｉＣＭＯＳ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5365124A (ja) |
| JP (1) | JP2712097B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257583A (ja) * | 2000-02-10 | 2001-09-21 | Fairchild Semiconductor Corp | 低電力可変ベース駆動回路 |
| JP2015208111A (ja) * | 2014-04-21 | 2015-11-19 | ニチコン株式会社 | ゲート駆動回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3441152B2 (ja) * | 1994-04-15 | 2003-08-25 | 株式会社東芝 | ＢｉＣＭＯＳ回路 |
| JP2842527B2 (ja) * | 1996-08-08 | 1999-01-06 | 日本電気株式会社 | 入力回路 |
| JP2004104642A (ja) * | 2002-09-12 | 2004-04-02 | Rohm Co Ltd | トランジスタ出力回路、トランジスタ出力回路を含む半導体装置及び、そのトランジスタ出力回路を備えたスイッチング電源装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129451A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| US5030860A (en) * | 1988-02-16 | 1991-07-09 | Texas Instruments Incorporated | Darlington BiCMOS driver circuit |
| JPH0334720A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 半導体集積回路 |
| JPH0697804A (ja) * | 1991-01-08 | 1994-04-08 | Nec Corp | 論理回路 |
-
1992
- 1992-07-27 JP JP4199527A patent/JP2712097B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-23 US US08/095,764 patent/US5365124A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257583A (ja) * | 2000-02-10 | 2001-09-21 | Fairchild Semiconductor Corp | 低電力可変ベース駆動回路 |
| JP2015208111A (ja) * | 2014-04-21 | 2015-11-19 | ニチコン株式会社 | ゲート駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712097B2 (ja) | 1998-02-10 |
| US5365124A (en) | 1994-11-15 |
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Legal Events
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|---|---|---|---|
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