JPH04310072A - 映像信号クランプ回路 - Google Patents
映像信号クランプ回路Info
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- JPH04310072A JPH04310072A JP3075466A JP7546691A JPH04310072A JP H04310072 A JPH04310072 A JP H04310072A JP 3075466 A JP3075466 A JP 3075466A JP 7546691 A JP7546691 A JP 7546691A JP H04310072 A JPH04310072 A JP H04310072A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of DC and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of DC and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
- H04N5/185—Circuitry for reinsertion of DC and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit for the black level
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換後のディジ
タル映像信号のディジタルデータにおける直流レベルを
、常に所定のレベルに保つように構成した映像信号クラ
ンプ回路に関するものである。
タル映像信号のディジタルデータにおける直流レベルを
、常に所定のレベルに保つように構成した映像信号クラ
ンプ回路に関するものである。
【０００２】
【従来の技術】図１２は、従来の映像信号クランプ回路
のブロツク図である。図において、１はバッファ増幅器
、２はコンデンサ、３，４はクランプ電圧を決定する抵
抗素子、５はクランプ電圧発生回路、６はサンプルホー
ルド回路、７はクランプパルス発生回路で、サンプルホ
ールド回路６にクランプのためのパルスを供給する。 ８はＡ／Ｄ変換器で、クランプされた映像信号をディジ
タル値に変換する。
のブロツク図である。図において、１はバッファ増幅器
、２はコンデンサ、３，４はクランプ電圧を決定する抵
抗素子、５はクランプ電圧発生回路、６はサンプルホー
ルド回路、７はクランプパルス発生回路で、サンプルホ
ールド回路６にクランプのためのパルスを供給する。 ８はＡ／Ｄ変換器で、クランプされた映像信号をディジ
タル値に変換する。
【０００３】次に、動作について説明する。アナログ入
力映像信号ａは、バッファ増幅器１によって増幅され、
コンデンサ２で直流成分を除かれる。また、クランプ電
圧は抵抗素子３，４により決定され、クランプ電圧発生
回路５を通じてサンプルホールド回路６に導かれる。
力映像信号ａは、バッファ増幅器１によって増幅され、
コンデンサ２で直流成分を除かれる。また、クランプ電
圧は抵抗素子３，４により決定され、クランプ電圧発生
回路５を通じてサンプルホールド回路６に導かれる。
【０００４】他方、クランプパルス発生回路７は、入力
されたアナログ映像信号ａから水平同期信号部分を分離
し、適当な幅とタイミングのクランプパルスを発生し、
このクランプパルスはサンプルホールド回路６に供給さ
れ、このタイミングでコンデンサ２から出力される入力
映像信号ａがクランプされ、Ａ／Ｄ変換器８によってデ
ィジタルデータに変換され、ディジタル映像信号ｂとな
って出力される。
されたアナログ映像信号ａから水平同期信号部分を分離
し、適当な幅とタイミングのクランプパルスを発生し、
このクランプパルスはサンプルホールド回路６に供給さ
れ、このタイミングでコンデンサ２から出力される入力
映像信号ａがクランプされ、Ａ／Ｄ変換器８によってデ
ィジタルデータに変換され、ディジタル映像信号ｂとな
って出力される。
【０００５】
【発明が解決しようとする課題】近年、ディジタル信号
処理技術の急速な発展にともない、映像信号処理の分野
において、映像信号の遅延，時間軸圧伸等をディジタル
信号によって処理するに至り、映像信号をディジタル化
するＡ／Ｄ変換器への入力映像信号のクランプ技術が重
要になってきている。たとえば、入力映像信号をＡ／Ｄ
変換し、帯域の広い輝度信号に関しては時間軸伸長、帯
域の狭い色信号に関しては時間軸圧縮した後に、同期信
号等を挿入して記録するようなＶＴＲにおいて、Ａ／Ｄ
変換後のディジタル映像信号の直流レベルが所定の値と
異なっていたり、変動した場合には、所定レベルに挿入
した同期信号等に対して誤差が生じてしまう。
処理技術の急速な発展にともない、映像信号処理の分野
において、映像信号の遅延，時間軸圧伸等をディジタル
信号によって処理するに至り、映像信号をディジタル化
するＡ／Ｄ変換器への入力映像信号のクランプ技術が重
要になってきている。たとえば、入力映像信号をＡ／Ｄ
変換し、帯域の広い輝度信号に関しては時間軸伸長、帯
域の狭い色信号に関しては時間軸圧縮した後に、同期信
号等を挿入して記録するようなＶＴＲにおいて、Ａ／Ｄ
変換後のディジタル映像信号の直流レベルが所定の値と
異なっていたり、変動した場合には、所定レベルに挿入
した同期信号等に対して誤差が生じてしまう。
【０００６】しかしながら、従来の映像信号クランプ回
路では、回路素子の特性のばらつきや、電源電圧の変動
などによるクランプ電圧の変動によって、入力映像信号
の直流レベルが基準値からはずれてしまうことがあり、
その都度調整を必要とし、なおかつ、Ａ／Ｄ変換器に入
力するアナログ映像信号の直流レベルを調整した場合で
も、Ａ／Ｄ変換後のディジタル映像信号の直流レベルは
、必ずしも所定のディジタル値に変換されるとは限らな
い、という問題点があった。
路では、回路素子の特性のばらつきや、電源電圧の変動
などによるクランプ電圧の変動によって、入力映像信号
の直流レベルが基準値からはずれてしまうことがあり、
その都度調整を必要とし、なおかつ、Ａ／Ｄ変換器に入
力するアナログ映像信号の直流レベルを調整した場合で
も、Ａ／Ｄ変換後のディジタル映像信号の直流レベルは
、必ずしも所定のディジタル値に変換されるとは限らな
い、という問題点があった。
【０００７】本発明は、上記のような問題点を解決する
ためになされたもので、回路素子の特性のばらつきや電
源電圧の変動などにかかわらず、なおかつ、直流レベル
の調整をしなくても、常にＡ／Ｄ変換後のディジタル映
像信号の直流レベルを最適値に制御できる映像信号クラ
ンプ回路を得ることを目的とする。
ためになされたもので、回路素子の特性のばらつきや電
源電圧の変動などにかかわらず、なおかつ、直流レベル
の調整をしなくても、常にＡ／Ｄ変換後のディジタル映
像信号の直流レベルを最適値に制御できる映像信号クラ
ンプ回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る映像信号ク
ランプ回路は、Ａ／Ｄ変換器の出力映像信号の複数のサ
ンプリング値の平均値を求め、この平均値と所定の基準
値とを比較し、その大小に応じて一定周期前の出力信号
よりもある一定幅だけ増減した信号を出力する比較出力
回路を用いて、クランプ電圧を制御する制御ループを設
けた点を特徴とするものである。
ランプ回路は、Ａ／Ｄ変換器の出力映像信号の複数のサ
ンプリング値の平均値を求め、この平均値と所定の基準
値とを比較し、その大小に応じて一定周期前の出力信号
よりもある一定幅だけ増減した信号を出力する比較出力
回路を用いて、クランプ電圧を制御する制御ループを設
けた点を特徴とするものである。
【０００９】
【作用】本発明においては、Ａ／Ｄ変換器の出力映像信
号の複数個のサンプリング値の平均値を求めて所定の基
準値と比較し、その大小に応じて一定周期前の出力信号
よりもある一定幅だけ増減した信号を出力してクランプ
電圧を制御する構成としたので、映像信号のＳ／Ｎ比が
悪い場合でも、自動的に安定した高感度なクランプ電圧
を供給することができる。
号の複数個のサンプリング値の平均値を求めて所定の基
準値と比較し、その大小に応じて一定周期前の出力信号
よりもある一定幅だけ増減した信号を出力してクランプ
電圧を制御する構成としたので、映像信号のＳ／Ｎ比が
悪い場合でも、自動的に安定した高感度なクランプ電圧
を供給することができる。
【００１０】
【実施例】以下、請求項１の発明の一実施例を図につい
て説明する。図１において、９は第１のラッチ回路で、
Ａ／Ｄ変換後の映像信号の所定部分を所定周期でサンプ
リングする。１０は平均値算出回路で、第１のラッチ回
路９のサンプリング信号を所定周期で取り込み、所定数
のサンプリングデータの平均値を算出して平均値演算終
了毎にその平均値を出力する。
て説明する。図１において、９は第１のラッチ回路で、
Ａ／Ｄ変換後の映像信号の所定部分を所定周期でサンプ
リングする。１０は平均値算出回路で、第１のラッチ回
路９のサンプリング信号を所定周期で取り込み、所定数
のサンプリングデータの平均値を算出して平均値演算終
了毎にその平均値を出力する。
【００１１】１１は比較出力回路を構成するＲＯＭで、
平均値算出回路１０が出力する平均値と基準値とを比較
し、その差に応じて一定周期前の出力信号から、ある一
定幅だけ増減した信号を出力する。１２はＲＯＭ１１の
出力を一定周期毎にラッチする第２のラッチ回路、１３
は第２のラッチ回路１２の出力をアナログ値に変換する
Ｄ／Ａ変換器、１４はＤ／Ａ変換器１３の出力をレベル
圧縮およびシフトするレベル圧縮シフト回路で、本実施
例では、抵抗素子１４ａ，１４ｂで実現している。
平均値算出回路１０が出力する平均値と基準値とを比較
し、その差に応じて一定周期前の出力信号から、ある一
定幅だけ増減した信号を出力する。１２はＲＯＭ１１の
出力を一定周期毎にラッチする第２のラッチ回路、１３
は第２のラッチ回路１２の出力をアナログ値に変換する
Ｄ／Ａ変換器、１４はＤ／Ａ変換器１３の出力をレベル
圧縮およびシフトするレベル圧縮シフト回路で、本実施
例では、抵抗素子１４ａ，１４ｂで実現している。
【００１２】１５は第１の制御パルス発生回路で、入力
映像信号ａ中の垂直同期信号を基準として、第１のラッ
チ回路９に適当なタイミングのラッチパルスｃを出力し
、なおかつ、平均値算出回路１０がサンプリング信号を
取り込むのに適当なタイミングで、データ取り込み制御
パルスｄを出力する。１６は第２の制御パルス発生回路
で、データ取り込み制御パルスｄを基準に、一定周期で
平均値算出回路１０が平均値算出処理開始に適当なタイ
ミングで平均値算出処理開始制御パルスｅを出力し、な
おかつ、第２のラッチ回路１２に適当なタイミングでラ
ッチパルスｆを出力する。なお、図１２に示した従来例
と同等部分には、同一符号を付して説明は省略する。
映像信号ａ中の垂直同期信号を基準として、第１のラッ
チ回路９に適当なタイミングのラッチパルスｃを出力し
、なおかつ、平均値算出回路１０がサンプリング信号を
取り込むのに適当なタイミングで、データ取り込み制御
パルスｄを出力する。１６は第２の制御パルス発生回路
で、データ取り込み制御パルスｄを基準に、一定周期で
平均値算出回路１０が平均値算出処理開始に適当なタイ
ミングで平均値算出処理開始制御パルスｅを出力し、な
おかつ、第２のラッチ回路１２に適当なタイミングでラ
ッチパルスｆを出力する。なお、図１２に示した従来例
と同等部分には、同一符号を付して説明は省略する。
【００１３】つぎに、動作について説明する。図１にお
いて、入力映像信号ａは、バッファ増幅器１を通つてコ
ンデンサ２により直流成分が除去され、サンプルホール
ド回路６を通つてある値にクランプされる。その後、Ａ
／Ｄ変換器８によりディジタルデータに変換され、ディ
ジタル映像信号ｂとなって出力される。
いて、入力映像信号ａは、バッファ増幅器１を通つてコ
ンデンサ２により直流成分が除去され、サンプルホール
ド回路６を通つてある値にクランプされる。その後、Ａ
／Ｄ変換器８によりディジタルデータに変換され、ディ
ジタル映像信号ｂとなって出力される。
【００１４】他方、入力映像信号ａは、第１の制御パル
ス発生回路１５に入力され、図２に示すようなタイミン
グで制御信号ｃ，ｄを発生する。すなわち、入力映像信
号ａから同図（ｂ）に示すように垂直同期信号を分離し
、この垂直同期信号を基準として、出力映像信号ｂのペ
デスタル部分をサンプリングするのに適当なタイミング
で発生する１フィールド（１／６０秒）周期のラッチパ
ルスｃ（図２（ｃ））と、このラッチパルスｃに対して
、一定期間のオフセットをもったデータ取り込み制御パ
ルスｄ（図２（ｄ））を出力する。
ス発生回路１５に入力され、図２に示すようなタイミン
グで制御信号ｃ，ｄを発生する。すなわち、入力映像信
号ａから同図（ｂ）に示すように垂直同期信号を分離し
、この垂直同期信号を基準として、出力映像信号ｂのペ
デスタル部分をサンプリングするのに適当なタイミング
で発生する１フィールド（１／６０秒）周期のラッチパ
ルスｃ（図２（ｃ））と、このラッチパルスｃに対して
、一定期間のオフセットをもったデータ取り込み制御パ
ルスｄ（図２（ｄ））を出力する。
【００１５】以下の処理について、図３を用い説明する
。出力映像信号ｂ（図３（ａ））のペデスタル部分は、
ラッチパルスｃ（図３（ｂ））のタイミングで第１のラ
ッチ回路９によってラッチされ、データ取り込み制御パ
ルスｄ（図３（ｄ））のタイミングで平均値算出回路１
０に取り込まれる。他方、データ取り込み制御パルスｄ
は、第２の制御パルス発生回路１６にも導かれ、ここで
データ取り込み制御パルスｄをカウントし、一定周期、
たとえば図３（ｅ），（ｆ）に示したように、Ｎ個毎の
周期で平均値算出処理開始制御パルスｅとラッチパルス
ｆを出力する。
。出力映像信号ｂ（図３（ａ））のペデスタル部分は、
ラッチパルスｃ（図３（ｂ））のタイミングで第１のラ
ッチ回路９によってラッチされ、データ取り込み制御パ
ルスｄ（図３（ｄ））のタイミングで平均値算出回路１
０に取り込まれる。他方、データ取り込み制御パルスｄ
は、第２の制御パルス発生回路１６にも導かれ、ここで
データ取り込み制御パルスｄをカウントし、一定周期、
たとえば図３（ｅ），（ｆ）に示したように、Ｎ個毎の
周期で平均値算出処理開始制御パルスｅとラッチパルス
ｆを出力する。
【００１６】平均値算出回路１０では、この平均値算出
処理開始制御パルスｅを基に、ペデスタル部分のサンプ
リングデータを、複数のフィールド、たとえば図３の場
合、Ｎフィールドにわたり、データ取り込み制御パルス
ｄのタイミングで取り込み、Ｎ個のサンプリングデータ
の平均値演算処理を行い、平均値ｇ（図３（ｆ））を出
力する。この平均値算出回路１０は、マイクロコンピュ
ータ等を用いることで容易に実現できる。この平均値算
出回路１０の演算結果出力ｇは、ＲＯＭ１１のアドレス
となり、ＲＯＭ１１の出力は第２のラッチ回路１２に入
力され、ラッチパルスｆでラッチされる。
処理開始制御パルスｅを基に、ペデスタル部分のサンプ
リングデータを、複数のフィールド、たとえば図３の場
合、Ｎフィールドにわたり、データ取り込み制御パルス
ｄのタイミングで取り込み、Ｎ個のサンプリングデータ
の平均値演算処理を行い、平均値ｇ（図３（ｆ））を出
力する。この平均値算出回路１０は、マイクロコンピュ
ータ等を用いることで容易に実現できる。この平均値算
出回路１０の演算結果出力ｇは、ＲＯＭ１１のアドレス
となり、ＲＯＭ１１の出力は第２のラッチ回路１２に入
力され、ラッチパルスｆでラッチされる。
【００１７】また、第２のラッチ回路１２の出力ｈは、
Ｄ／Ａ変換器１３に入力されるとともに、ＲＯＭ１１の
アドレスに戻される。ＲＯＭ１１では平均値算出回路１
０の出力ｇ、つまり、現在値を含む過去Ｎフィールドに
わたるＮ個のサンプリングデータの平均値と、基準ペデ
スタル値とを比較し、基準値よりも平均値算出回路１０
の出力ｇの方が小さかった場合、第２のラッチ回路１２
の出力ｈ、つまり、Ｎフィールド前に出力した値よりも
、１ＬＳＢだけ大きい値を出力する。同様に、基準値よ
りも平均値算出回路１０の出力ｇの方が大きかった場合
、第２のラッチ回路１２の出力ｈよりも、１ＬＳＢだけ
小さい値を出力する。
Ｄ／Ａ変換器１３に入力されるとともに、ＲＯＭ１１の
アドレスに戻される。ＲＯＭ１１では平均値算出回路１
０の出力ｇ、つまり、現在値を含む過去Ｎフィールドに
わたるＮ個のサンプリングデータの平均値と、基準ペデ
スタル値とを比較し、基準値よりも平均値算出回路１０
の出力ｇの方が小さかった場合、第２のラッチ回路１２
の出力ｈ、つまり、Ｎフィールド前に出力した値よりも
、１ＬＳＢだけ大きい値を出力する。同様に、基準値よ
りも平均値算出回路１０の出力ｇの方が大きかった場合
、第２のラッチ回路１２の出力ｈよりも、１ＬＳＢだけ
小さい値を出力する。
【００１８】そして、Ｄ／Ａ変換器１３の出力は、レベ
ル圧縮シフト回路１４によって１ビット当たりの変換幅
がＡ／Ｄ変換器８の１ビット当たりの分解能よりも小さ
くなるようにレベル圧縮され、かつ、収束値を中心にし
て振れるようレベルシフトされ、クランプ電圧発生回路
５およびサンプルホールド回路６を通してクランプ電圧
としてＡ／Ｄ変換器８に供給される。
ル圧縮シフト回路１４によって１ビット当たりの変換幅
がＡ／Ｄ変換器８の１ビット当たりの分解能よりも小さ
くなるようにレベル圧縮され、かつ、収束値を中心にし
て振れるようレベルシフトされ、クランプ電圧発生回路
５およびサンプルホールド回路６を通してクランプ電圧
としてＡ／Ｄ変換器８に供給される。
【００１９】図４はこの様子を示した図で、平均値算出
回路１０の出力ｇの値をｘ、第２のラッチ回路１２の出
力ｈの値をｙ、基準クランプ値をｘ０、ｘ＝ｘ０のとき
のｙの値をｙ０、ＲＯＭ１１の出力値をｚとしている。 例えば、ｚがアの位置にあった場合、これはｘ０よりも
大きいので、Ｎフィールド後にはこの時より１つ小さい
値ｚ＝ｙ０＋１が出力される（イの位置）。次に、ｘが
ｘ０＋１となったとすると（ウの位置）、これはまだｘ
０よりも大きいので、前回の、すなわち、Ｎフィールド
前の値よりも１つ小さい値ｚ＝ｙ０が出力される（エの
位置）。以上のようにして、やがてｘはｘ０の値に収束
し、ｘ＝ｙ０に収束する。
回路１０の出力ｇの値をｘ、第２のラッチ回路１２の出
力ｈの値をｙ、基準クランプ値をｘ０、ｘ＝ｘ０のとき
のｙの値をｙ０、ＲＯＭ１１の出力値をｚとしている。 例えば、ｚがアの位置にあった場合、これはｘ０よりも
大きいので、Ｎフィールド後にはこの時より１つ小さい
値ｚ＝ｙ０＋１が出力される（イの位置）。次に、ｘが
ｘ０＋１となったとすると（ウの位置）、これはまだｘ
０よりも大きいので、前回の、すなわち、Ｎフィールド
前の値よりも１つ小さい値ｚ＝ｙ０が出力される（エの
位置）。以上のようにして、やがてｘはｘ０の値に収束
し、ｘ＝ｙ０に収束する。
【００２０】なお、上記実施例では、ラッチパルスｆを
１フィールド周期のパルスとしたが、他の周期のパルス
でもよい。また、比較出力回路１１をＲＯＭで構成した
が、他のゲートで構成してもよく、マイクロコンピュー
タ等を用いても全く同様の効果が得られる。また、レベ
ル圧縮シフト回路１４を抵抗素子で構成したが、他の能
動素子等と組み合わせた構成としてもよい。
１フィールド周期のパルスとしたが、他の周期のパルス
でもよい。また、比較出力回路１１をＲＯＭで構成した
が、他のゲートで構成してもよく、マイクロコンピュー
タ等を用いても全く同様の効果が得られる。また、レベ
ル圧縮シフト回路１４を抵抗素子で構成したが、他の能
動素子等と組み合わせた構成としてもよい。
【００２１】次に、請求項２の発明の一実施例を図につ
いて説明する。。図５において、図１と同一構成部分は
同一符号を付しており、１７は第１の比較回路で、第１
のラッチ回路９のサンプリング信号を所定周期で取り込
み、外部信号によって定められた期間内の複数のサンプ
リングデータを（基準値±α）と比較する。１２は第２
の比較回路で、第１のラッチ回路９のサンプリング信号
を所定周期で取り込み、外部信号によって定められた期
間内の複数のサンプリングデータを（基準値±β）（但
し、α＞β）と比較する。
いて説明する。。図５において、図１と同一構成部分は
同一符号を付しており、１７は第１の比較回路で、第１
のラッチ回路９のサンプリング信号を所定周期で取り込
み、外部信号によって定められた期間内の複数のサンプ
リングデータを（基準値±α）と比較する。１２は第２
の比較回路で、第１のラッチ回路９のサンプリング信号
を所定周期で取り込み、外部信号によって定められた期
間内の複数のサンプリングデータを（基準値±β）（但
し、α＞β）と比較する。
【００２２】第２の制御パルス発生回路１６は、データ
取り込み制御パルスｄを基にして、第１の比較回路１７
および第２の比較回路１８の出力信号によって定められ
るタイミングで、平均値算出回路１０の平均値算出処理
開始制御および第１の比較回路１７および第２の比較回
路１８の比較処理開始制御に適当なタイミングで処理開
始制御パルスｅを出力し、なおかつ、第２のラッチ回路
１２に適当なタイミングでラッチパルスｆを出力する。
取り込み制御パルスｄを基にして、第１の比較回路１７
および第２の比較回路１８の出力信号によって定められ
るタイミングで、平均値算出回路１０の平均値算出処理
開始制御および第１の比較回路１７および第２の比較回
路１８の比較処理開始制御に適当なタイミングで処理開
始制御パルスｅを出力し、なおかつ、第２のラッチ回路
１２に適当なタイミングでラッチパルスｆを出力する。
【００２３】次に、図１の実施例と異なる部分の動作を
、図６のタイミング図を参照して説明する。出力映像信
号ｂ（図６（ａ））のペデスタル部分は、ラッチパルス
ｃ（図６（ｂ））のタイミングで第１のラッチ回路９で
ラッチされ、データ取り込み制御パルスｄ（図６（ｄ）
）のタイミングで平均値算出回路１０，第１の比較回路
１７および第２の比較回路１８にそれぞれ取り込まれる
。
、図６のタイミング図を参照して説明する。出力映像信
号ｂ（図６（ａ））のペデスタル部分は、ラッチパルス
ｃ（図６（ｂ））のタイミングで第１のラッチ回路９で
ラッチされ、データ取り込み制御パルスｄ（図６（ｄ）
）のタイミングで平均値算出回路１０，第１の比較回路
１７および第２の比較回路１８にそれぞれ取り込まれる
。
【００２４】平均値算出回路１０は、第２の制御パルス
発生回路１６から出力される処理開始制御パルスｅ（図
６（ｇ））を基に、ペデスタル部分のサンプリングデー
タを第１の比較回路１７および第２の比較回路１８の出
力制御信号によって定められる所定数Ｎ個のフィールド
から、データ取り込み制御パルスｄ（図６（ｄ））のタ
イミングで取り込み、Ｎ個のサンプリングデータの平均
値演算処理を行い、平均値算出終了後に平均値を出力す
る。
発生回路１６から出力される処理開始制御パルスｅ（図
６（ｇ））を基に、ペデスタル部分のサンプリングデー
タを第１の比較回路１７および第２の比較回路１８の出
力制御信号によって定められる所定数Ｎ個のフィールド
から、データ取り込み制御パルスｄ（図６（ｄ））のタ
イミングで取り込み、Ｎ個のサンプリングデータの平均
値演算処理を行い、平均値算出終了後に平均値を出力す
る。
【００２５】この平均値算出回路１０の出力する演算結
果出力ｇは、ＲＯＭ１１のアドレスとなり、ＲＯＭ１１
の出力が第２のラッチ回路１２に入力され、ラッチパル
スｆでラッチされるのは、図１の実施例と同様である。
果出力ｇは、ＲＯＭ１１のアドレスとなり、ＲＯＭ１１
の出力が第２のラッチ回路１２に入力され、ラッチパル
スｆでラッチされるのは、図１の実施例と同様である。
【００２６】第２のラッチ回路１２の出力ｈは、Ｄ／Ａ
変換器１３に入力されるとともに、ＲＯＭ１１のアドレ
スに戻される。ＲＯＭ１１では、平均値算出回路１０の
出力ｇ、つまり、図３に示した例では、現在値を含む過
去ＮフィールドにわたるＮ個のサンプリングデータの平
均値と基準ペデスタル値とを比較し、基準値よりも平均
値算出回路１０の出力ｇの方が小さかった場合、第２の
ラッチ回路１２の出力ｈ、つまり、Ｎフィールド前に出
力した値よりも、１ＬＳＢだけ大きい値を出力する。同
様に、基準値よりも平均値算出回路１０の出力ｇの方が
大きかった場合、第２のラッチ回路１２の出力ｈよりも
、１ＬＳＢだけ小さい値を出力するのは図１の実施例と
同様である。
変換器１３に入力されるとともに、ＲＯＭ１１のアドレ
スに戻される。ＲＯＭ１１では、平均値算出回路１０の
出力ｇ、つまり、図３に示した例では、現在値を含む過
去ＮフィールドにわたるＮ個のサンプリングデータの平
均値と基準ペデスタル値とを比較し、基準値よりも平均
値算出回路１０の出力ｇの方が小さかった場合、第２の
ラッチ回路１２の出力ｈ、つまり、Ｎフィールド前に出
力した値よりも、１ＬＳＢだけ大きい値を出力する。同
様に、基準値よりも平均値算出回路１０の出力ｇの方が
大きかった場合、第２のラッチ回路１２の出力ｈよりも
、１ＬＳＢだけ小さい値を出力するのは図１の実施例と
同様である。
【００２７】そして、Ｄ／Ａ変換器１３の出力は、レベ
ル圧縮シフト回路１４によって、１ビット当たりの変換
幅が、Ａ／Ｄ変換器８の１ビット当たりの分解能よりも
小さくなるようにレベル圧縮され、かつ、収束値を中心
にして振れるようレベルシフトされ、クランプ電圧発生
回路５およびサンプルホールド回路６を通してクランプ
電圧として供給されるのは図１の実施例と同様である。
ル圧縮シフト回路１４によって、１ビット当たりの変換
幅が、Ａ／Ｄ変換器８の１ビット当たりの分解能よりも
小さくなるようにレベル圧縮され、かつ、収束値を中心
にして振れるようレベルシフトされ、クランプ電圧発生
回路５およびサンプルホールド回路６を通してクランプ
電圧として供給されるのは図１の実施例と同様である。
【００２８】他方、第１の比較回路１７および第２の比
較回路１８は、処理開始制御パルスｅを基に比較処理を
開始する。
較回路１８は、処理開始制御パルスｅを基に比較処理を
開始する。
【００２９】第１の比較回路１７は、第１のラッチ回路
９の出力と（基準値±α）とをＮフィールドにわたって
比較し、たとえば、第１のラッチ回路９の出力値が、（
基準値＋α）から（基準値−α）までの間に、Ｎ個のデ
ータすべてが存在する場合には、第２の制御パルス発生
回路１６に制御信号Ａ（図６（ｅ））を出力する。
９の出力と（基準値±α）とをＮフィールドにわたって
比較し、たとえば、第１のラッチ回路９の出力値が、（
基準値＋α）から（基準値−α）までの間に、Ｎ個のデ
ータすべてが存在する場合には、第２の制御パルス発生
回路１６に制御信号Ａ（図６（ｅ））を出力する。
【００３０】これに対して、第１のラッチ回路９の出力
値が、（基準値＋α）から（基準値−α）までの間に存
在しないデータがある場合には、制御信号Ａを発生しな
い。
値が、（基準値＋α）から（基準値−α）までの間に存
在しないデータがある場合には、制御信号Ａを発生しな
い。
【００３１】同様に、第２の比較回路１８は、第１のラ
ッチ回路９の出力と（基準値±β）とをＮフィールドに
わたって比較し（但し、α＞β）、たとえば、第１のラ
ッチ回路９の出力値が、（基準値＋β）から（基準値−
β）までの間に、Ｎ個のデータすべてが存在する場合に
は、第２の制御パルス発生回路１６に制御信号Ｂ（図６
（ｆ））を出力する。
ッチ回路９の出力と（基準値±β）とをＮフィールドに
わたって比較し（但し、α＞β）、たとえば、第１のラ
ッチ回路９の出力値が、（基準値＋β）から（基準値−
β）までの間に、Ｎ個のデータすべてが存在する場合に
は、第２の制御パルス発生回路１６に制御信号Ｂ（図６
（ｆ））を出力する。
【００３２】これに対して、第１のラッチ回路９の出力
値が、（基準値＋β）から（基準値−β）までの間に存
在しないデータがある場合には、制御信号Ｂを発生しな
い。
値が、（基準値＋β）から（基準値−β）までの間に存
在しないデータがある場合には、制御信号Ｂを発生しな
い。
【００３３】また、第１の比較回路１７および第２の比
較回路１８が出力する制御信号Ａ，Ｂにより、次回の処
理のとき、平均値算出に用いるサンプリングデータの数
、および第１の比較回路１７および第２の比較回路１８
において比較処理に用いるサンプリングデータの数が制
御される。
較回路１８が出力する制御信号Ａ，Ｂにより、次回の処
理のとき、平均値算出に用いるサンプリングデータの数
、および第１の比較回路１７および第２の比較回路１８
において比較処理に用いるサンプリングデータの数が制
御される。
【００３４】以下、本実施例における処理の詳細につい
て図３，図６，図７および図８を用いて説明する。図３
，図６は、第１の比較回路１７および第２の比較回路１
８からの制御信号が、図６（ｅ），（ｆ）に示すように
出力されない場合、すなわち、Ｎフィールド間のＮ個の
サンプリングデータと、基準値との誤差が│β│以下で
ある場合には、次回の処理における平均値算出処理、お
よび比較処理に用いるサンプリングデータの数をＮフィ
ールド間のＮ個のデータにするように、第２の制御パル
ス発生回路１６から処理開始パルスｅ、およびラッチパ
ルスｆを出力する。
て図３，図６，図７および図８を用いて説明する。図３
，図６は、第１の比較回路１７および第２の比較回路１
８からの制御信号が、図６（ｅ），（ｆ）に示すように
出力されない場合、すなわち、Ｎフィールド間のＮ個の
サンプリングデータと、基準値との誤差が│β│以下で
ある場合には、次回の処理における平均値算出処理、お
よび比較処理に用いるサンプリングデータの数をＮフィ
ールド間のＮ個のデータにするように、第２の制御パル
ス発生回路１６から処理開始パルスｅ、およびラッチパ
ルスｆを出力する。
【００３５】図７に示した例は、Ｎフィールド間のＮ個
のサンプリングデータと基準値との比較処理を、第１の
比較回路１７および第２の比較回路１８により行う過程
で、同図中に示すＡ点のタイミングで２個目のサンプリ
ング値を取り込み、基準値と比較した結果、このサンプ
リング値の有する誤差が│β│より大きく、かつ│α│
以下であったため、第２の比較回路１８から制御信号Ｂ
が、Ａ点の取り込みタイミングに対してｘのオフセット
を持つタイミングで出力された場合を示している。
のサンプリングデータと基準値との比較処理を、第１の
比較回路１７および第２の比較回路１８により行う過程
で、同図中に示すＡ点のタイミングで２個目のサンプリ
ング値を取り込み、基準値と比較した結果、このサンプ
リング値の有する誤差が│β│より大きく、かつ│α│
以下であったため、第２の比較回路１８から制御信号Ｂ
が、Ａ点の取り込みタイミングに対してｘのオフセット
を持つタイミングで出力された場合を示している。
【００３６】このような場合、次回の処理は、処理開始
パルスｅのタイミングでラッチされる第１の比較回路１
７および第２の比較回路１８の出力信号の内容によって
定められる、Ｍフィールド間のＭ個のサンプリングデー
タ（但し、Ｍ＞Ｎ）を用いて、上記と同様の処理を行う
。
パルスｅのタイミングでラッチされる第１の比較回路１
７および第２の比較回路１８の出力信号の内容によって
定められる、Ｍフィールド間のＭ個のサンプリングデー
タ（但し、Ｍ＞Ｎ）を用いて、上記と同様の処理を行う
。
【００３７】また、第１の比較回路１７および第２の比
較回路１８の出力信号は、処理開始制御パルスｅに対し
て、ｙのオフセット（但し、ｘ＞ｙ）を持つタイミング
でリセットされる。
較回路１８の出力信号は、処理開始制御パルスｅに対し
て、ｙのオフセット（但し、ｘ＞ｙ）を持つタイミング
でリセットされる。
【００３８】また、図７において、Ｍフィールド間の処
理期間においては、第１の比較回路１７および第２の比
較回路１８の出力信号Ａ，Ｂは発生していないので、次
回の処理では、再び、Ｎフィールド間（但し、Ｍ＞Ｎ）
についての処理を行う。
理期間においては、第１の比較回路１７および第２の比
較回路１８の出力信号Ａ，Ｂは発生していないので、次
回の処理では、再び、Ｎフィールド間（但し、Ｍ＞Ｎ）
についての処理を行う。
【００３９】図８に示した例は、Ｎフィールド間のＮ個
のサンプリングデータと基準値との比較処理を、第１の
比較回路１７および第２の比較回路１８により行う過程
で、同図中に示すＢ点のタイミングで３個目のサンプリ
ングデータを取り込み、基準値と比較した結果、このサ
ンプリングデータの有する誤差が│α│より大きかった
ため、第１の比較回路１７および第２の比較回路１８か
ら制御信号Ａ，Ｂが、Ｂ点の取り込みタイミングに対し
てｘのオフセットを持つタイミングで出力された場合を
示している。
のサンプリングデータと基準値との比較処理を、第１の
比較回路１７および第２の比較回路１８により行う過程
で、同図中に示すＢ点のタイミングで３個目のサンプリ
ングデータを取り込み、基準値と比較した結果、このサ
ンプリングデータの有する誤差が│α│より大きかった
ため、第１の比較回路１７および第２の比較回路１８か
ら制御信号Ａ，Ｂが、Ｂ点の取り込みタイミングに対し
てｘのオフセットを持つタイミングで出力された場合を
示している。
【００４０】このような場合、次回の処理は、処理開始
パルスｅの発生タイミングでラッチされる第１の比較回
路１７および第２の比較回路１８の出力信号の内容によ
って定められる、Ｌフィールド間のＬ個のサンプリング
データ（但し、Ｌ＞Ｍ＞Ｎ）を用い、上記と同様の処理
を行う。
パルスｅの発生タイミングでラッチされる第１の比較回
路１７および第２の比較回路１８の出力信号の内容によ
って定められる、Ｌフィールド間のＬ個のサンプリング
データ（但し、Ｌ＞Ｍ＞Ｎ）を用い、上記と同様の処理
を行う。
【００４１】また、第１の比較回路１７および第２の比
較回路１８の出力信号Ａ，Ｂは、処理開始制御パルスｅ
に対して、ｙのオフセット（但し、ｘ＞ｙ）を持つタイ
ミングでリセットされる。
較回路１８の出力信号Ａ，Ｂは、処理開始制御パルスｅ
に対して、ｙのオフセット（但し、ｘ＞ｙ）を持つタイ
ミングでリセットされる。
【００４２】また、図８において、Ｌフィールド間の処
理期間においては、第１の比較回路１７および第２の比
較回路１８の出力信号Ａ，Ｂは発生していないので、次
回の処理では、再び、Ｎフィールド間（但し、Ｌ＞Ｍ＞
Ｎ）についての処理を行う。
理期間においては、第１の比較回路１７および第２の比
較回路１８の出力信号Ａ，Ｂは発生していないので、次
回の処理では、再び、Ｎフィールド間（但し、Ｌ＞Ｍ＞
Ｎ）についての処理を行う。
【００４３】以上のように処理することで、平均値算出
回路１０において処理されるデータの数は、第１のラッ
チ回路９の出力データが持つ基準値に対する誤差の値に
よって制御される。つまり、基準値に対して大きな誤差
を有するサンプリングデータが存在する場合には、平均
値算出処理に用いるサンプル数を増やすことで、平滑化
による効果が十分に得られる構成としている。
回路１０において処理されるデータの数は、第１のラッ
チ回路９の出力データが持つ基準値に対する誤差の値に
よって制御される。つまり、基準値に対して大きな誤差
を有するサンプリングデータが存在する場合には、平均
値算出処理に用いるサンプル数を増やすことで、平滑化
による効果が十分に得られる構成としている。
【００４４】また反対に、基準値に対する誤差が小さい
場合には、平均値算出処理に用いるサンプル数を、平滑
化による効果が得られる範囲内で減らすことによって、
ドリフト等によるクランプ電圧の変動に短時間で応答で
きるような構成としている。
場合には、平均値算出処理に用いるサンプル数を、平滑
化による効果が得られる範囲内で減らすことによって、
ドリフト等によるクランプ電圧の変動に短時間で応答で
きるような構成としている。
【００４５】なお、平均値算出回路１０，第１の比較回
路１７，第２の比較回路１８および第２の制御パルス発
生回路１８は、マイクロコンピュータ等を用いて構成す
ることで容易に実現できる。また、本実施例による平均
値の算出処理過程は、図４と同様である。
路１７，第２の比較回路１８および第２の制御パルス発
生回路１８は、マイクロコンピュータ等を用いて構成す
ることで容易に実現できる。また、本実施例による平均
値の算出処理過程は、図４と同様である。
【００４６】次に、請求項３の発明の一実施例を図につ
いて説明する。図９において、図１および図５の実施例
と同一構成部分には同一符号を付しており、１９は第１
のＡＮＤゲートで、平均値算出回路１０が出力する平均
値の小数点以下第１位のデータを、第１の比較回路１７
の出力信号ｊで制御する。２０は第２のＡＮＤゲートで
、平均値算出回路１０が出力する平均値の小数点以下第
２位のデータを、第２の比較回路１８の出力信号ｋで制
御する。
いて説明する。図９において、図１および図５の実施例
と同一構成部分には同一符号を付しており、１９は第１
のＡＮＤゲートで、平均値算出回路１０が出力する平均
値の小数点以下第１位のデータを、第１の比較回路１７
の出力信号ｊで制御する。２０は第２のＡＮＤゲートで
、平均値算出回路１０が出力する平均値の小数点以下第
２位のデータを、第２の比較回路１８の出力信号ｋで制
御する。
【００４７】ＲＯＭ１１は、平均値算出回路１０が出力
する平均値の整数部のｎビットのデータ、およびＡＮＤ
ゲート１９および２０で制御された平均値の小数点以下
のデータ２ビット、つまり（ｎ＋２）ビットの平均値デ
ータと基準値とを比較し、その差に応じて一定周期前の
出力信号よりもある一定幅だけ増減した信号を出力する
。
する平均値の整数部のｎビットのデータ、およびＡＮＤ
ゲート１９および２０で制御された平均値の小数点以下
のデータ２ビット、つまり（ｎ＋２）ビットの平均値デ
ータと基準値とを比較し、その差に応じて一定周期前の
出力信号よりもある一定幅だけ増減した信号を出力する
。
【００４８】第１の制御パルス発生回路１５は、第１の
ラッチ回路９に適当なタイミングのラッチパルスｃを出
力し、なおかつ、平均値算出回路１０のサンプリング信
号取り込み制御、および第１の比較回路１７および第２
の比較回路１８の比較データ取り込み、制御に適当なタ
イミングでデータ取り込み制御パルスｄを出力する。
ラッチ回路９に適当なタイミングのラッチパルスｃを出
力し、なおかつ、平均値算出回路１０のサンプリング信
号取り込み制御、および第１の比較回路１７および第２
の比較回路１８の比較データ取り込み、制御に適当なタ
イミングでデータ取り込み制御パルスｄを出力する。
【００４９】第２の制御パルス発生回路１６は、データ
取り込み制御パルスｄを基準に、一定周期で平均値算出
回路１０の平均値算出処理開始制御、および第１の比較
回路１７，第２の比較回路１８の比較処理開始制御に適
当なタイミングで処理開始制御パルスｅを出力し、なお
かつ、第２のラッチ回路１２に、適当なタイミングでラ
ッチパルスｆを出力する。
取り込み制御パルスｄを基準に、一定周期で平均値算出
回路１０の平均値算出処理開始制御、および第１の比較
回路１７，第２の比較回路１８の比較処理開始制御に適
当なタイミングで処理開始制御パルスｅを出力し、なお
かつ、第２のラッチ回路１２に、適当なタイミングでラ
ッチパルスｆを出力する。
【００５０】次に、動作について説明する。平均値算出
回路１０は、処理開始制御パルスｅ（図３（ｅ））を基
に、ペデスタル部分のサンプリングデータを複数のフィ
ールド、たとえば図３の場合、Ｎフィールドにわたり、
データ取り込み制御パルスｄのタイミングで取り込み、
Ｎ個のサンプリングデータの平均値演算処理を行い、ま
た外部からの制御信号である第１の比較回路１７の出力
Ａ、および第２の比較回路１８の出力Ｂによって制御さ
れた、所定のオフセット分を加算した平均値として整数
部分ｎビット、小数点以下の部分２ビットの計（ｎ＋２
）ビットのデータを出力する。
回路１０は、処理開始制御パルスｅ（図３（ｅ））を基
に、ペデスタル部分のサンプリングデータを複数のフィ
ールド、たとえば図３の場合、Ｎフィールドにわたり、
データ取り込み制御パルスｄのタイミングで取り込み、
Ｎ個のサンプリングデータの平均値演算処理を行い、ま
た外部からの制御信号である第１の比較回路１７の出力
Ａ、および第２の比較回路１８の出力Ｂによって制御さ
れた、所定のオフセット分を加算した平均値として整数
部分ｎビット、小数点以下の部分２ビットの計（ｎ＋２
）ビットのデータを出力する。
【００５１】他方、第１の比較回路１７および第２の比
較回路１８は、処理開始制御パルスｅを基に比較処理を
開始する。
較回路１８は、処理開始制御パルスｅを基に比較処理を
開始する。
【００５２】第１の比較回路１７は、第１のラッチ回路
９の出力と（基準値±α）とをＮフィールドにわたって
比較し、たとえば、第１のラッチ回路９の出力値が、（
基準値＋α）から（基準値−α）までの間に、Ｎ個のデ
ータすべてが存在する場合には、ＡＮＤゲート１９に制
御信号Ａを出力し、平均値算出回路１０が出力する（ｎ
＋２）ビットの平均値データのうち、ＡＮＤゲート１９
に入力される小数点以下第１位のデータをそのまま出力
する。
９の出力と（基準値±α）とをＮフィールドにわたって
比較し、たとえば、第１のラッチ回路９の出力値が、（
基準値＋α）から（基準値−α）までの間に、Ｎ個のデ
ータすべてが存在する場合には、ＡＮＤゲート１９に制
御信号Ａを出力し、平均値算出回路１０が出力する（ｎ
＋２）ビットの平均値データのうち、ＡＮＤゲート１９
に入力される小数点以下第１位のデータをそのまま出力
する。
【００５３】これに対して、第１のラッチ回路９の出力
値が、（基準値＋α）から（基準値−α）までの間に存
在しないデータがある場合には、制御信号Ａを発生せず
、ＡＮＤゲート１９によって、上記小数点以下第１位の
データをマスクしてしまう。
値が、（基準値＋α）から（基準値−α）までの間に存
在しないデータがある場合には、制御信号Ａを発生せず
、ＡＮＤゲート１９によって、上記小数点以下第１位の
データをマスクしてしまう。
【００５４】同様に、第２の比較回路２０は、第１のラ
ッチ回路９の出力と（基準値±β）とをＮフィールドに
わたって比較し（但し、α＞β）、たとえば、第１のラ
ッチ回路９の出力値が、（基準値＋β）から（基準値−
β）までの間に、Ｎ個のデータすべてが存在する場合に
は、ＡＮＤゲート２０に制御信号ｋを出力し、平均値算
出回路１０が出力する（ｎ＋２）ビットの平均値データ
のうち、ＡＮＤゲート２０に入力される小数点以下第２
位のデータをそのまま出力する。
ッチ回路９の出力と（基準値±β）とをＮフィールドに
わたって比較し（但し、α＞β）、たとえば、第１のラ
ッチ回路９の出力値が、（基準値＋β）から（基準値−
β）までの間に、Ｎ個のデータすべてが存在する場合に
は、ＡＮＤゲート２０に制御信号ｋを出力し、平均値算
出回路１０が出力する（ｎ＋２）ビットの平均値データ
のうち、ＡＮＤゲート２０に入力される小数点以下第２
位のデータをそのまま出力する。
【００５５】これに対して、第１のラッチ回路９の出力
値が、（基準値＋β）から（基準値−β）までの間に存
在しないデータがある場合には、制御信号Ｂを発生せず
、ＡＮＤゲート２０によって、上記小数点以下第２位の
データをマスクしてしまう。
値が、（基準値＋β）から（基準値−β）までの間に存
在しないデータがある場合には、制御信号Ｂを発生せず
、ＡＮＤゲート２０によって、上記小数点以下第２位の
データをマスクしてしまう。
【００５６】以上のように処理することで、平均値算出
回路１０が出力する（ｎ＋２）ビットの平均値データは
、ＡＮＤゲート１９および２０により、小数点以下の２
ビットのデータが、第１のラッチ回路９の出力データの
基準値に対する誤差の値によって制御される。
回路１０が出力する（ｎ＋２）ビットの平均値データは
、ＡＮＤゲート１９および２０により、小数点以下の２
ビットのデータが、第１のラッチ回路９の出力データの
基準値に対する誤差の値によって制御される。
【００５７】つまり、平均値データの有効桁数は、第１
のラッチ回路９が出力するサンプリングデータの基準値
に対する誤差の値によって制御される構成となっている
ので、この実施例の場合、次段のＲＯＭ（比較出力回路
）１１において、Ｎフィールド間のＮ個のサンプリング
データと基準値との誤差が│β│以下であるときは、（
ｎ＋２）ビットの平均値が基準値と比較され、また上記
誤差が│β│より大きく、かつ、│α│以下であるとき
は、（ｎ＋１）ビットの平均値が基準値と比較され、ま
た、上記誤差が│α│より大きいときは、ｎビットの平
均値が基準値と比較される。
のラッチ回路９が出力するサンプリングデータの基準値
に対する誤差の値によって制御される構成となっている
ので、この実施例の場合、次段のＲＯＭ（比較出力回路
）１１において、Ｎフィールド間のＮ個のサンプリング
データと基準値との誤差が│β│以下であるときは、（
ｎ＋２）ビットの平均値が基準値と比較され、また上記
誤差が│β│より大きく、かつ、│α│以下であるとき
は、（ｎ＋１）ビットの平均値が基準値と比較され、ま
た、上記誤差が│α│より大きいときは、ｎビットの平
均値が基準値と比較される。
【００５８】本実施例において、平均値算出結果の有効
桁数を制御する構成としたのは、入力映像信号に含まれ
るノイズ成分の振幅が大きくなると、平均値算出による
平滑化の効果が不十分となり、入力映像信号が所定の直
流レベルであるにも係わらず、平均値の算出結果が基準
値と異なるといった現象が起こる可能性があるので、こ
れを防止するために、平均値と基準値との比較精度を可
変できるようにしたものである。
桁数を制御する構成としたのは、入力映像信号に含まれ
るノイズ成分の振幅が大きくなると、平均値算出による
平滑化の効果が不十分となり、入力映像信号が所定の直
流レベルであるにも係わらず、平均値の算出結果が基準
値と異なるといった現象が起こる可能性があるので、こ
れを防止するために、平均値と基準値との比較精度を可
変できるようにしたものである。
【００５９】以下、平均値算出回路１０の構成例および
動作について図１０を用いて説明する。図において、１
０１は第１の加算器で、外部入力信号であるデータ取り
込みパルスｄおよび処理開始制御パルスｅによって、ｎ
ビットの入力信号の加算処理が制御される。１０２はオ
フセット発生器で、外部信号である第１の比較回路１７
の出力Ａ、および第２の比較回路１８の出力Ｂによって
オフセット値が切り換えられる。
動作について図１０を用いて説明する。図において、１
０１は第１の加算器で、外部入力信号であるデータ取り
込みパルスｄおよび処理開始制御パルスｅによって、ｎ
ビットの入力信号の加算処理が制御される。１０２はオ
フセット発生器で、外部信号である第１の比較回路１７
の出力Ａ、および第２の比較回路１８の出力Ｂによって
オフセット値が切り換えられる。
【００６０】１０３は、第２の加算器で、第１の加算器
１０１の出力と、オフセット発生器１０２の出力とを加
算する。１０４は除算器で、第２の加算器１０３の出力
を所定値で除算し、（ｎ＋２）ビットの信号を出力する
。
１０１の出力と、オフセット発生器１０２の出力とを加
算する。１０４は除算器で、第２の加算器１０３の出力
を所定値で除算し、（ｎ＋２）ビットの信号を出力する
。
【００６１】例えば、Ａ／Ｄ変換器８の量子化ビット数
をｎ＝８ビットとし、映像信号のペデスタル部分の値を
１２８となるようにクランプする場合を考える。ここで
、平均値算出に用いるサンプル数をＮ＝１６データとし
たときの、第１の加算器１０１の出力となる（１２８×
１６）付近の１２ビットのデータ、およびこれらのデー
タに対する第２の加算器１０３の出力を図１１に示す。
をｎ＝８ビットとし、映像信号のペデスタル部分の値を
１２８となるようにクランプする場合を考える。ここで
、平均値算出に用いるサンプル数をＮ＝１６データとし
たときの、第１の加算器１０１の出力となる（１２８×
１６）付近の１２ビットのデータ、およびこれらのデー
タに対する第２の加算器１０３の出力を図１１に示す。
【００６２】同図において、第１の比較回路１７および
第２の比較回路１８の出力Ａ，Ｂが発生する時、つまり
、Ａ＝Ｂ＝１の時、１６フィールド間の１６個のサンプ
リングデータと基準値との誤差は│β│以下であるので
、加算器１０３が出力する加算器の上位（８＋２）＝１
０ビットのデータが、基準値（１２８＝１００００００
０．００）と比較される。
第２の比較回路１８の出力Ａ，Ｂが発生する時、つまり
、Ａ＝Ｂ＝１の時、１６フィールド間の１６個のサンプ
リングデータと基準値との誤差は│β│以下であるので
、加算器１０３が出力する加算器の上位（８＋２）＝１
０ビットのデータが、基準値（１２８＝１００００００
０．００）と比較される。
【００６３】そして、図１１（ｄ）に示したように、基
準値と等しいと判定される領域は、破線の枠内となる。
準値と等しいと判定される領域は、破線の枠内となる。
【００６４】同様にして、第１の比較１７の出力Ａのみ
が発生する時、つまり、Ａ＝１、Ｂ＝０の時、１６フィ
ールド間の１６個のサンプリング値と基準値との誤差は
│β│より大きく、│α│以下であるので、加算器１０
３が出力する加算器の上位（８＋１）＝９ビットのデー
タが、基準値（１２８＝１０００００００．００）と比
較される。
が発生する時、つまり、Ａ＝１、Ｂ＝０の時、１６フィ
ールド間の１６個のサンプリング値と基準値との誤差は
│β│より大きく、│α│以下であるので、加算器１０
３が出力する加算器の上位（８＋１）＝９ビットのデー
タが、基準値（１２８＝１０００００００．００）と比
較される。
【００６５】そして、図１１（ｃ）に示したように、基
準値と等しいと判定される領域は、破線の枠内となる。
準値と等しいと判定される領域は、破線の枠内となる。
【００６６】同様にして、第１の比較１７および第２の
比較回路１８の出力Ａ，Ｂが発生しない時、つまり、Ａ
＝Ｂ＝０の時、１６フィールド間の１６個のサンプリン
グ値と基準値との誤差は│α│より大きいので、加算器
１０３が出力する加算器の上位８ビットのデータが、基
準値（１２８＝１０００００００．００）と比較される
。
比較回路１８の出力Ａ，Ｂが発生しない時、つまり、Ａ
＝Ｂ＝０の時、１６フィールド間の１６個のサンプリン
グ値と基準値との誤差は│α│より大きいので、加算器
１０３が出力する加算器の上位８ビットのデータが、基
準値（１２８＝１０００００００．００）と比較される
。
【００６７】そして、図１１（ｄ）に示したように、基
準値と等しいと判定される領域は、破線の枠内となる。
準値と等しいと判定される領域は、破線の枠内となる。
【００６８】このように、本実施例では、サンプリング
値がもつ基準値に対する誤差の値によって、基準値に収
束したと判定する幅を可変としている。
値がもつ基準値に対する誤差の値によって、基準値に収
束したと判定する幅を可変としている。
【００６９】なお、上記オフセット発生器１０２の出力
は、図１１に示した破線の枠内のように、（１２８×１
６）のデータを中心に収束判定領域が分布するのに適当
な値を出力する。同図の例では、Ａ＝Ｂ＝１の時“８”
、Ａ＝１，Ｂ＝０の時“４”、Ａ＝Ｂ＝０の時“２”と
している。
は、図１１に示した破線の枠内のように、（１２８×１
６）のデータを中心に収束判定領域が分布するのに適当
な値を出力する。同図の例では、Ａ＝Ｂ＝１の時“８”
、Ａ＝１，Ｂ＝０の時“４”、Ａ＝Ｂ＝０の時“２”と
している。
【００７０】また、平均値算出回路１０，第１の比較回
路１７，第２の比較回路１８，ＡＮＤゲート１９および
２０は、マイクロコンピュータ等を用いて構成すること
で容易に実現できる。
路１７，第２の比較回路１８，ＡＮＤゲート１９および
２０は、マイクロコンピュータ等を用いて構成すること
で容易に実現できる。
【００７１】ＡＮＤゲート１９，２０によって制御され
た平均値算出回路１０の出力する（ｎ＋２）ビットの演
算結果出力ｇは、ＲＯＭ１１のアドレスとなり、ＲＯＭ
１１の出力が、第２のラッチ回路１２に入力され、ラッ
チパルスｆでラッチされる。
た平均値算出回路１０の出力する（ｎ＋２）ビットの演
算結果出力ｇは、ＲＯＭ１１のアドレスとなり、ＲＯＭ
１１の出力が、第２のラッチ回路１２に入力され、ラッ
チパルスｆでラッチされる。
【００７２】また、第２のラッチ回路１２の出力ｈは、
Ｄ／Ａ変換器１３に入力されるとともに、ＲＯＭのアド
レスに戻される。ＲＯＭ１１は、ＡＮＤゲート１９，２
０によって制御された平均値算出回路１０の出力ｇ、つ
まり、現在値を含む過去ＮフィールドにわたるＮ個のサ
ンプリングデータの平均値と基準ペデスタル値とを比較
し、基準値よりも、ＡＮＤゲート１９，２０によって制
御された平均値算出回路１０の出力ｇの方が小さかった
場合、第２のラッチ回路１２の出力ｈ、つまり、Ｎフィ
ールド前に出力した値よりも、１ＬＳＢだけ大きい値を
出力する。同様に、基準値よりもＡＮＤゲート１９，２
０によって制御された平均値算出回路１０の出力ｇの方
が大きかった場合、第２のラッチ回路１２の出力ｈより
も、１ＬＳＢだけ小さい値を出力する。
Ｄ／Ａ変換器１３に入力されるとともに、ＲＯＭのアド
レスに戻される。ＲＯＭ１１は、ＡＮＤゲート１９，２
０によって制御された平均値算出回路１０の出力ｇ、つ
まり、現在値を含む過去ＮフィールドにわたるＮ個のサ
ンプリングデータの平均値と基準ペデスタル値とを比較
し、基準値よりも、ＡＮＤゲート１９，２０によって制
御された平均値算出回路１０の出力ｇの方が小さかった
場合、第２のラッチ回路１２の出力ｈ、つまり、Ｎフィ
ールド前に出力した値よりも、１ＬＳＢだけ大きい値を
出力する。同様に、基準値よりもＡＮＤゲート１９，２
０によって制御された平均値算出回路１０の出力ｇの方
が大きかった場合、第２のラッチ回路１２の出力ｈより
も、１ＬＳＢだけ小さい値を出力する。
【００７３】そして、Ｄ／Ａ変換器１４の出力は、レベ
ル圧縮シフト回路１８によって１ビット当たりの変換幅
が前記Ａ／Ｄ変換器８の１ビット当たりの分解能よりも
小さくなるようにレベル圧縮され、かつ、収束値を中心
に振れるようレベルシフトされ、クランプ電圧発生回路
５およびサンプルホールド回路６を通してクランプ電圧
として供給されるのは図１および図５の実施例と同様で
あり、平均値の算出処理過程も、図４と同様である。
ル圧縮シフト回路１８によって１ビット当たりの変換幅
が前記Ａ／Ｄ変換器８の１ビット当たりの分解能よりも
小さくなるようにレベル圧縮され、かつ、収束値を中心
に振れるようレベルシフトされ、クランプ電圧発生回路
５およびサンプルホールド回路６を通してクランプ電圧
として供給されるのは図１および図５の実施例と同様で
あり、平均値の算出処理過程も、図４と同様である。
【００７４】
【発明の効果】以上のように、本発明に係る映像信号ク
ランプ回路によれば、Ａ／Ｄ変換器の出力映像信号の複
数個のサンプリング値の平均値を求め、この平均値と所
定の基準値とを比較し、その大小に応じて、一定周期前
の出力信号よりもある一定幅だけ増減した信号を出力す
る比較出力回路を設け、クランプ電圧を制御する構成と
したので、映像信号のＳ／Ｎ比が悪い場合でも、自動的
に安定した高精度なクランプ電圧を供給することができ
るという効果がある。
ランプ回路によれば、Ａ／Ｄ変換器の出力映像信号の複
数個のサンプリング値の平均値を求め、この平均値と所
定の基準値とを比較し、その大小に応じて、一定周期前
の出力信号よりもある一定幅だけ増減した信号を出力す
る比較出力回路を設け、クランプ電圧を制御する構成と
したので、映像信号のＳ／Ｎ比が悪い場合でも、自動的
に安定した高精度なクランプ電圧を供給することができ
るという効果がある。
【図１】請求項１の発明の一実施例による映像信号クラ
ンプ回路を示すブロツク回路図である。
ンプ回路を示すブロツク回路図である。
【図２】本実施例のラッチパルスおよびデータ取り込み
パルスのタイミング図である。
パルスのタイミング図である。
【図３】本実施例の平均値の算出処理過程を説明するた
めのタイミング図である。
めのタイミング図である。
【図４】本実施例によるクランプ値の収束動作を示す図
である。
である。
【図５】請求項２の発明の一実施例による映像信号クラ
ンプ回路を示すブロツク回路図である。
ンプ回路を示すブロツク回路図である。
【図６】本実施例によるＮフィールド間のデータによる
平均値の算出処理過程を説明するためのタイミング図で
ある。
平均値の算出処理過程を説明するためのタイミング図で
ある。
【図７】本実施例によるＭフィールド間のデータによる
平均値の算出処理過程を説明するためのタイミング図で
ある。
平均値の算出処理過程を説明するためのタイミング図で
ある。
【図８】本実施例によるＬフィールド間のデータによる
平均値の算出処理過程を説明するためのタイミング図で
ある。
平均値の算出処理過程を説明するためのタイミング図で
ある。
【図９】請求項３の発明の一実施例による映像信号クラ
ンプ回路を示すブロツク回路図である。
ンプ回路を示すブロツク回路図である。
【図１０】本実施例における平均値算出回路の構成例を
示すブロツク回路図である。
示すブロツク回路図である。
【図１１】この平均値算出回路の動作を説明するための
加算器１０１および１０３の出力データを示す図表であ
る。
加算器１０１および１０３の出力データを示す図表であ
る。
【図１２】従来の映像信号クランプ回路を示すブロツク
回路図である。
回路図である。
５ クランプ電圧発生回路
８ Ａ／Ｄ変換器
９ 第１のラッチ回路
１０ 平均値算出回路
１１ ＲＯＭ（比較出力回路）
１２ 第２のラッチ回路
１３ Ｄ／Ａ変換器
１４ レベル圧縮シフト回路
１５ 第１の制御パルス発生回路
１６ 第２の制御パルス発生回路
１７ 第１の比較回路
１８ 第２の比較回路
１９，２０ ＡＮＤ回路
Claims (3)
- 【請求項１】 入力映像信号の直流レベルを一定レベ
ルに保つようにした映像信号クランプ回路であって、上
記入力映像信号をディジタル信号に変換するＡ／Ｄ変換
器と、このディジタル信号の所定部分を所定周期でサン
プリングする第１のラッチ回路と、このラッチされたサ
ンプリングデータを逐次所定数だけ取り込み、この所定
数のサンプリングデータの平均値を算出する平均値算出
回路と、この平均値を基準値と比較し、その大小に応じ
て一定周期前の出力信号よりもある一定幅だけ増減した
信号を出力する比較出力回路と、この出力信号の所定部
分を一定周期でサンプリングする第２のラッチ回路と、
このラッチされたサンプリングデータをアナログ値に変
換するＤ／Ａ変換器と、このＤ／Ａ変換器の１ビット当
たりの変換幅を上記Ａ／Ｄ変換器の１ビット当たりの分
解能以下にレベル圧縮するとともに、所定のレベルにレ
ベルシフトするレベル圧縮シフト回路と、このレベル圧
縮シフト回路の出力に基づいて上記入力映像信号にクラ
ンプ電圧を供給するクランプ電圧供給回路とを備えたこ
とを特徴とする映像信号クランプ回路。 - 【請求項２】 入力映像信号の直流レベルを一定レベ
ルに保つようにした映像信号クランプ回路であって、上
記入力映像信号をディジタル信号に変換するＡ／Ｄ変換
器と、このディジタル信号の所定部分を所定周期でサン
プリングする第１のラッチ回路と、このラッチされたサ
ンプリングデータを逐次所定数だけ取り込み、この所定
数のサンプリングデータの平均値を算出する平均値算出
回路と、上記サンプリングデータを所定周期で取り込み
、この取り込まれたサンプリングデータの変動幅を検出
する少なくとも１つの比較手段と、上記平均値算出処理
回路および上記比較手段の処理期間を上記比較手段の出
力信号によって制御するための信号を発生する手段と、
上記比較手段の出力信号によって上記サンプリングデー
タ数を制御して得られた平均値を基準値と比較し、その
大小に応じて以前の出力信号よりもある一定幅だけ増減
した信号を出力する比較出力回路と、この比較出力回路
の出力信号を、この出力信号の変化点に対して適当なタ
イミングでサンプリングする第２のラッチ回路と、この
ラッチされたディジタルデータをアナログ値に変換する
Ｄ／Ａ変換器と、このＤ／Ａ変換器の１ビット当たりの
変換幅を上記Ａ／Ｄ変換器の１ビット当たりの分解能以
下にレベル圧縮するとともに、所定ののレベルにレベル
シフトするレベル圧縮シフト回路と、このレベル圧縮シ
フト回路の出力に基づいて上記入力映像信号にクランプ
電圧を供給するクランプ電圧供給回路とを備えたことを
特徴とする映像信号クランプ回路。 - 【請求項３】 入力映像信号の直流レベルを一定レベ
ルに保つようにした映像信号クランプ回路であって、上
記入力映像信号をディジタル信号に変換するＡ／Ｄ変換
器と、このディジタル信号の所定部分を所定周期でサン
プリングする第１のラッチ回路と、このラッチされたサ
ンプリングデータを逐次所定数だけ取り込み、この所定
数のサンプリングデータの平均値を所定のビット数で算
出する平均値算出回路と、上記ラッチされたサンプリン
グデータを逐次所定数だけ取り込み、この所定数のサン
プリングデータの変化幅を検出する少なくとも１つの比
較手段と、上記平均値算出回路の所定ビット数を上記比
較手段の出力信号によって制御する手段と、上記比較手
段によって制御された平均値を基準値と比較し、その大
小に応じて一定周期前の出力信号よりもある一定幅だけ
増減した信号を出力する比較出力回路と、この出力信号
の所定部分を一定周期でサンプリングする第２のラッチ
回路と、このラッチされたディジタルデータをアナログ
値に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の１ビ
ット当たりの変換幅を上記Ａ／Ｄ変換器の１ビット当た
りの分解能以下にレベル圧縮するとともに、所定のレベ
ルにレベルシフトするレベル圧縮シフト回路と、このレ
ベル圧縮シフト回路の出力に基づいて上記入力映像信号
にクランプ電圧を供給するクランプ電圧供給回路とを備
えたことを特徴とする映像信号クランプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075466A JP3047927B2 (ja) | 1991-04-09 | 1991-04-09 | 映像信号クランプ回路 |
| US07/864,679 US5341218A (en) | 1991-04-09 | 1992-04-07 | Video signals clamping circuit for maintaining DC level of video signals |
| DE4244867A DE4244867C2 (de) | 1991-04-09 | 1992-04-09 | Videosignal-Klemmschaltung |
| DE4212002A DE4212002C2 (de) | 1991-04-09 | 1992-04-09 | Videosignal-Klemmschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075466A JP3047927B2 (ja) | 1991-04-09 | 1991-04-09 | 映像信号クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04310072A true JPH04310072A (ja) | 1992-11-02 |
| JP3047927B2 JP3047927B2 (ja) | 2000-06-05 |
Family
ID=13577115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075466A Expired - Fee Related JP3047927B2 (ja) | 1991-04-09 | 1991-04-09 | 映像信号クランプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5341218A (ja) |
| JP (1) | JP3047927B2 (ja) |
| DE (1) | DE4212002C2 (ja) |
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- 1992-04-07 US US07/864,679 patent/US5341218A/en not_active Expired - Lifetime
- 1992-04-09 DE DE4212002A patent/DE4212002C2/de not_active Expired - Fee Related
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