JPH04311066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04311066A JPH04311066A JP3076422A JP7642291A JPH04311066A JP H04311066 A JPH04311066 A JP H04311066A JP 3076422 A JP3076422 A JP 3076422A JP 7642291 A JP7642291 A JP 7642291A JP H04311066 A JPH04311066 A JP H04311066A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型ＴＦＴ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】ＴＦＴによるアクティブマトリックス型
液晶表示デバイスでは、通常図３に示すように画素をス
イッチングするＴＦＴに付加的な容量を接続する。画素
電極で保持する電荷量を多くする事により液晶表示デバ
イスの表示性能を上げるためである。図３は一画素を示
し、３０１は走査線、３０２はデータ線、３０３はＴＦ
Ｔである。３０４は画素電極の面積に対応する液晶容量
であり、３０５は前述した付加的な容量である。容量の
構成は上下電極とその間の絶縁膜からなる。ＴＦＴは通
常ＭＯＳ型であり、この構成は通常ソース、ドレイン及
びチャネルを構成する半導体層とゲート絶縁膜及びゲー
ト電極とからなる。ＴＦＴと前記付加的な容量をできる
だけ効率よく同一基板内に製造するための従来技術は、
ＴＦＴのデート絶縁膜と容量を構成する絶縁膜を同一材
料で同時に形成し、且つＴＦＴのゲート電極と容量の上
電極を同一材料で同時に形成する方法がある。しかし、
容量の下電極は導電性である必要があり、従来技術では
ＴＦＴを構成する半導体材料とは別な材料で容量の下電
極を形成していた。図２は前述のようにＴＦＴと容量を
できるだけ効率よく同一基板内に作る従来技術を示すも
のである。図２に於てガラス基板２０１上に容量の下電
極となる導電層２０２’を形成し、次にＴＦＴのソース
、ドレイン及びチャネルとなる半導体層２０２を形成し
、次に絶縁膜２０３を形成しＴＦＴのゲート絶縁膜と容
量の絶縁膜とする。次にＴＦＴのゲート電極２０５と容
量の上電極２０５’を同時に形成する。次に層間絶縁膜
２０６を形成し、次にコンタクトホールを開口し、必要
な電極配線（２０７、２０７’）を形成する。
液晶表示デバイスでは、通常図３に示すように画素をス
イッチングするＴＦＴに付加的な容量を接続する。画素
電極で保持する電荷量を多くする事により液晶表示デバ
イスの表示性能を上げるためである。図３は一画素を示
し、３０１は走査線、３０２はデータ線、３０３はＴＦ
Ｔである。３０４は画素電極の面積に対応する液晶容量
であり、３０５は前述した付加的な容量である。容量の
構成は上下電極とその間の絶縁膜からなる。ＴＦＴは通
常ＭＯＳ型であり、この構成は通常ソース、ドレイン及
びチャネルを構成する半導体層とゲート絶縁膜及びゲー
ト電極とからなる。ＴＦＴと前記付加的な容量をできる
だけ効率よく同一基板内に製造するための従来技術は、
ＴＦＴのデート絶縁膜と容量を構成する絶縁膜を同一材
料で同時に形成し、且つＴＦＴのゲート電極と容量の上
電極を同一材料で同時に形成する方法がある。しかし、
容量の下電極は導電性である必要があり、従来技術では
ＴＦＴを構成する半導体材料とは別な材料で容量の下電
極を形成していた。図２は前述のようにＴＦＴと容量を
できるだけ効率よく同一基板内に作る従来技術を示すも
のである。図２に於てガラス基板２０１上に容量の下電
極となる導電層２０２’を形成し、次にＴＦＴのソース
、ドレイン及びチャネルとなる半導体層２０２を形成し
、次に絶縁膜２０３を形成しＴＦＴのゲート絶縁膜と容
量の絶縁膜とする。次にＴＦＴのゲート電極２０５と容
量の上電極２０５’を同時に形成する。次に層間絶縁膜
２０６を形成し、次にコンタクトホールを開口し、必要
な電極配線（２０７、２０７’）を形成する。
【０００３】
【発明が解決しようとする課題】しかしながらＴＦＴと
容量の両方が必要なデバイスでは、前述の従来技術はＴ
ＦＴのソース、ドレイン及びチャネルとなる半導体層と
容量の下電極となる導電層を別の材料で形成していたた
め、工程数が増加するという問題がある。工程数の増加
はコスト増加、歩留まり低下などの問題となる。
容量の両方が必要なデバイスでは、前述の従来技術はＴ
ＦＴのソース、ドレイン及びチャネルとなる半導体層と
容量の下電極となる導電層を別の材料で形成していたた
め、工程数が増加するという問題がある。工程数の増加
はコスト増加、歩留まり低下などの問題となる。
【０００４】
【課題を解決するための手段】本発明は、前記問題を解
決するため、 （１）絶縁基板乃至絶縁膜上に形成されるＭＯＳ型ＴＦ
Ｔと該ＭＯＳ型ＴＦＴと電気的に接続される容量を持つ
構造を有する半導体装置において、前記ＴＦＴのソース
、ドレイン及びチャネルを形成する半導体層と前記容量
の下電極となる半導体層を同一材料で同時に形成し、且
つ前記ＴＦＴのゲート絶縁膜と前記容量を構成する絶縁
膜を同一材料で同時に形成し、且つ前記絶縁膜形成後に
前記容量の下電極領域となる半導体層にイオン打ち込み
法により不純物を導入する工程と、且つ前記ＴＦＴのゲ
ート電極と前記容量の上電極を同一材料で同時に形成す
ることを特徴とする。
決するため、 （１）絶縁基板乃至絶縁膜上に形成されるＭＯＳ型ＴＦ
Ｔと該ＭＯＳ型ＴＦＴと電気的に接続される容量を持つ
構造を有する半導体装置において、前記ＴＦＴのソース
、ドレイン及びチャネルを形成する半導体層と前記容量
の下電極となる半導体層を同一材料で同時に形成し、且
つ前記ＴＦＴのゲート絶縁膜と前記容量を構成する絶縁
膜を同一材料で同時に形成し、且つ前記絶縁膜形成後に
前記容量の下電極領域となる半導体層にイオン打ち込み
法により不純物を導入する工程と、且つ前記ＴＦＴのゲ
ート電極と前記容量の上電極を同一材料で同時に形成す
ることを特徴とする。
【０００５】（２）絶縁基板乃至絶縁膜上にソース、ド
レイン、チャネル及び容量の下電極となるべき第１の多
結晶シリコンを形成する工程と、次にゲート絶縁膜と容
量を構成する絶縁膜を前記第１の多結晶シリコンの熱酸
化またはＣＶＤ法により同時に形成する工程と、次にレ
ジストなどによりイオン打ち込みのマスクを形成する工
程と、次に前記レジストをマスクとして前記容量の下電
極となる前記第１の多結晶シリコンにイオン打ち込み法
により不純物を導入する工程と、次に前記レジストを除
去する工程と、次にゲート電極と前記容量の上電極を第
２の多結晶シリコンにより形成し、次に前記容量の下電
極に導入された不純物と同一導電型の不純物を前記ゲー
ト電極と前記容量の上電極をマスクとしてイオン打ち込
み法により前記ソース、ドレイン領域に導入する工程と
、次に層間絶縁膜を形成する工程と、次にイオン打ち込
みされた不純物を活性化する熱処理工程と、次に電極取
り出しのためのコンタクトホールを開口する工程と、次
にＡｌ等により電極配線を形成することを特徴とする。
レイン、チャネル及び容量の下電極となるべき第１の多
結晶シリコンを形成する工程と、次にゲート絶縁膜と容
量を構成する絶縁膜を前記第１の多結晶シリコンの熱酸
化またはＣＶＤ法により同時に形成する工程と、次にレ
ジストなどによりイオン打ち込みのマスクを形成する工
程と、次に前記レジストをマスクとして前記容量の下電
極となる前記第１の多結晶シリコンにイオン打ち込み法
により不純物を導入する工程と、次に前記レジストを除
去する工程と、次にゲート電極と前記容量の上電極を第
２の多結晶シリコンにより形成し、次に前記容量の下電
極に導入された不純物と同一導電型の不純物を前記ゲー
ト電極と前記容量の上電極をマスクとしてイオン打ち込
み法により前記ソース、ドレイン領域に導入する工程と
、次に層間絶縁膜を形成する工程と、次にイオン打ち込
みされた不純物を活性化する熱処理工程と、次に電極取
り出しのためのコンタクトホールを開口する工程と、次
にＡｌ等により電極配線を形成することを特徴とする。
【０００６】
【実施例】図１は、本発明の実施例を示すものであり、
ＴＦＴと容量を同時に形成するプロセスを断面図で説明
するものである。図１（ａ）においてガラス基板１０１
上に厚さ１００ｎｍの第１の多結晶シリコン１０２を形
成し、ＴＦＴのソース、ドレイン、チャネル領域及び容
量の下電極領域とする。次に前記多結晶シリコンの熱酸
化により、ＳｉＯ２ １０３を厚さ１００ｎｍ形成しＴ
ＦＴのゲート絶縁膜及び容量の絶縁膜とする。前記第１
の多結晶シリコンは前記熱酸化後膜厚を減じて約４５ｎ
ｍの厚さとなる。次に図１（ｂ）において前記容量の下
電極領域となる部分を除き、レジスト１０４を形成する
。 次にリンイオンをエネルギ９０ＫｅＶ、打ち込み量１×
１０１５／ｃｍ２ 打ち込み、レジストで覆われていな
い領域の多結晶シリコンを導電層にし、容量の下電極領
域１０２’とする。イオン打ち込み後はレジストを除去
する。次に図１（ｃ）のように厚さ３５０ｎｍの第２の
多結晶シリコンを形成し、ゲート電極１０５と容量の上
電極１０５’とする。ここで前記イオン打ち込みされた
領域１０２’とゲート電極１０５の距離は、前記イオン
打ち込み後の全ての熱処理工程の影響を受けて打ち込ま
れた不純物が拡散しチャネル領域に達しないように設定
する必要がある。この設定に必要な値は１乃至２μｍで
よく、ＴＦＴと容量を近接して作ることができる。次に
ゲート電極及び容量の上電極を構成する第２の多結晶シ
リコンをマスクとして第２のリンイオンの打ち込みをエ
ネルギ９０ＫｅＶ、打ち込み量２×１０１５／ｃｍ２
で行ない、ソース、ドレイン領域を形成する。また、容
量の下電極とＴＦＴとの必要な電気的接続も第２のイオ
ン打ち込みで行なう。次に図１（ｄ）のようにＣＶＤ法
により厚さ５００ｎｍのＳｉＯ２ １０６を形成し層間
絶縁膜とする。次にランプアニール等の方法で二回行な
われた打ち込みイオンの活性化を行なう。次にコンタク
トホールを開口し、次に電極配線１０７、１０７’をＡ
ｌで行なう。
ＴＦＴと容量を同時に形成するプロセスを断面図で説明
するものである。図１（ａ）においてガラス基板１０１
上に厚さ１００ｎｍの第１の多結晶シリコン１０２を形
成し、ＴＦＴのソース、ドレイン、チャネル領域及び容
量の下電極領域とする。次に前記多結晶シリコンの熱酸
化により、ＳｉＯ２ １０３を厚さ１００ｎｍ形成しＴ
ＦＴのゲート絶縁膜及び容量の絶縁膜とする。前記第１
の多結晶シリコンは前記熱酸化後膜厚を減じて約４５ｎ
ｍの厚さとなる。次に図１（ｂ）において前記容量の下
電極領域となる部分を除き、レジスト１０４を形成する
。 次にリンイオンをエネルギ９０ＫｅＶ、打ち込み量１×
１０１５／ｃｍ２ 打ち込み、レジストで覆われていな
い領域の多結晶シリコンを導電層にし、容量の下電極領
域１０２’とする。イオン打ち込み後はレジストを除去
する。次に図１（ｃ）のように厚さ３５０ｎｍの第２の
多結晶シリコンを形成し、ゲート電極１０５と容量の上
電極１０５’とする。ここで前記イオン打ち込みされた
領域１０２’とゲート電極１０５の距離は、前記イオン
打ち込み後の全ての熱処理工程の影響を受けて打ち込ま
れた不純物が拡散しチャネル領域に達しないように設定
する必要がある。この設定に必要な値は１乃至２μｍで
よく、ＴＦＴと容量を近接して作ることができる。次に
ゲート電極及び容量の上電極を構成する第２の多結晶シ
リコンをマスクとして第２のリンイオンの打ち込みをエ
ネルギ９０ＫｅＶ、打ち込み量２×１０１５／ｃｍ２
で行ない、ソース、ドレイン領域を形成する。また、容
量の下電極とＴＦＴとの必要な電気的接続も第２のイオ
ン打ち込みで行なう。次に図１（ｄ）のようにＣＶＤ法
により厚さ５００ｎｍのＳｉＯ２ １０６を形成し層間
絶縁膜とする。次にランプアニール等の方法で二回行な
われた打ち込みイオンの活性化を行なう。次にコンタク
トホールを開口し、次に電極配線１０７、１０７’をＡ
ｌで行なう。
【０００７】上記実施例はガラス基板上に形成するＴＦ
Ｔをベースにしたが、シリコンウェファを基板とするＶ
ＬＳＩデバイスや３次元回路素子にも容易に適用できる
。
Ｔをベースにしたが、シリコンウェファを基板とするＶ
ＬＳＩデバイスや３次元回路素子にも容易に適用できる
。
【０００８】
【発明の効果】以上説明したように本発明に依れば、Ｔ
ＦＴと容量を含むデバイスを少ない工程で効率よく且つ
高集積に形成することができる。
ＦＴと容量を含むデバイスを少ない工程で効率よく且つ
高集積に形成することができる。
【図１】本発明によるＴＦＴと容量を同時に形成する方
法を示した説明図である。
法を示した説明図である。
【図２】従来技術によるＴＦＴと容量の構造を示す断面
図である。
図である。
【図３】アクティブマトリックス方式のＬＣＤの１画素
を示す図である。
を示す図である。
１０１、２０１ ガラス基板
１０２、２０２ 多結晶シリコン
１０２’、２０２’ 容量の下電極
１０３、２０３ 絶縁膜
１０４ フォトレジスト
１０５、１０５’、２０５、２０５’ 多結晶シリコ
ン１０６、２０６ 絶縁膜
ン１０６、２０６ 絶縁膜
Claims (2)
- 【請求項１】 絶縁基板乃至絶縁膜上に形成されるＭ
ＯＳ型ＴＦＴと該ＭＯＳ型ＴＦＴと電気的に接続される
容量を持つ構造を有する半導体装置において、前記ＴＦ
Ｔのソース、ドレイン及びチャネルを形成する半導体層
と前記容量の下電極となる半導体層を同一材料で同時に
形成し、且つ前記ＴＦＴのゲート絶縁膜と前記容量を構
成する絶縁膜を同一材料で同時に形成し、且つ前記絶縁
膜形成後に前記容量の下電極領域となる半導体層にイオ
ン打ち込み法により不純物を導入する工程と、且つ前記
ＴＦＴのゲート電極と前記容量の上電極を同一材料で同
時に形成することを特徴とする半導体装置とその製造方
法。 - 【請求項２】 絶縁基板乃至絶縁膜上にソース、ドレ
イン、チャネル及び容量の下電極となるべき第１の多結
晶シリコンを形成する工程と、次にゲート絶縁膜と容量
を構成する絶縁膜を前記第１の多結晶シリコンの熱酸化
またはＣＶＤ法により同時に形成する工程と、次にレジ
ストなどによりイオン打ち込みのマスクを形成する工程
と、次に前記レジストをマスクとして前記容量の下電極
となる前記第１の多結晶シリコンにイオン打ち込み法に
より不純物を導入する工程と、次に前記レジストを除去
する工程と、次にゲート電極と前記容量の上電極を第２
の多結晶シリコンにより形成し、次に前記容量の下電極
に導入された不純物と同一導電型の不純物を前記ゲート
電極と前記容量の上電極をマスクとしてイオン打ち込み
法により前記ソース、ドレイン領域に導入する工程と、
次に層間絶縁膜を形成する工程と、次にイオン打ち込み
された不純物を活性化する熱処理工程と、次に電極取り
出しのためのコンタクトホールを開口する工程と、次に
Ａｌ等により電極配線を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076422A JPH04311066A (ja) | 1991-04-09 | 1991-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076422A JPH04311066A (ja) | 1991-04-09 | 1991-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311066A true JPH04311066A (ja) | 1992-11-02 |
Family
ID=13604750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076422A Pending JPH04311066A (ja) | 1991-04-09 | 1991-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311066A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875925A3 (en) * | 1997-04-30 | 2000-12-27 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
| GB2451116A (en) * | 2007-07-20 | 2009-01-21 | X Fab Uk Ltd | Polysilicon devices |
| US8154199B2 (en) | 1997-02-17 | 2012-04-10 | Seiko Epson Corporation | Display apparatus |
| US8188647B2 (en) * | 1997-02-17 | 2012-05-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
-
1991
- 1991-04-09 JP JP3076422A patent/JPH04311066A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154199B2 (en) | 1997-02-17 | 2012-04-10 | Seiko Epson Corporation | Display apparatus |
| US8188647B2 (en) * | 1997-02-17 | 2012-05-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| US8247967B2 (en) | 1997-02-17 | 2012-08-21 | Seiko Epson Corporation | Display apparatus |
| US8354978B2 (en) | 1997-02-17 | 2013-01-15 | Seiko Epson Corporation | Display apparatus |
| US8362489B2 (en) | 1997-02-17 | 2013-01-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| EP0875925A3 (en) * | 1997-04-30 | 2000-12-27 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
| GB2451116A (en) * | 2007-07-20 | 2009-01-21 | X Fab Uk Ltd | Polysilicon devices |
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