JPH0490619A - トライステート出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、２つの信号入力端からの入力信号に応じた出
力信号を２つの直列接続されたＭＯＳトランジスタの接
続部から得るトライステート出力回路に関する。

［従来の技術］ 従来より、ＰチャネルＭＯＳトランジスタ（２ＭＯ５）
とＮチャネルＭＯ５Ｉ−ランジスタ（ＮＭＯＳ）を組み
合わせて用いる相補的ＭＯ５回路（ＣＭＯ８回路）が広
く利用されている。

第７図には、最も基本的なＣＭＯ５回路が示されており
、ＰＭＯ５ＩＯ１ＮＭＯ５１２が電源ＶＣＣと接地ＧＮ
Ｄの間に直列接続されている。そして、ＰＭＯ５ＩＯ１
ＮＭＯＳ　１２のゲートに信号ＩＮが人力され、ＰＭＯ
５ＩＯ１ＮＭＯ８１２の接続点から信号ＯＵＴが出力さ
れる。

この回路において、入力信号ＩＮがＬであれば、ＰＭＯ
ＳＩＯがオンし、ＮＭＯ５１２かオフし、出力信号ＯＵ
ＴはＶｃｃとなる。一方、入力電圧がＨの場合には、Ｐ
ＭＯＳＩＯがオフし、ＮＭＯＳ１２がオンし、出力信号
ＯＵＴはＬとなる。従って、入力信号の状態に応じた出
力信号を得ることができる。ところが、ＣＭＯＳ回路に
おいては、入力信号ＩＮがＬとＨの間で切り換わる際に
、ＶｃｃからＰＭＯＳ　１０、ＮＭＯＳ１２を通してＧ
ＮＤへ貫通電流が流れてしまう。

一方、特開昭６２−２５４５２０号公報には、貫通電流
を減少できるＣＭＯＳ回路が示されている。この例では
、第８図に示すように、入力信号ＩＮの入力端とＰＭＯ
５ＩＯ１ＮＭＯ８１２のゲートとの間にＰＭＯＳ１４、
ＮＭＯＳ１６及び抵抗Ｒを挿入配置している。

この回路によれば、入力信号ＩＮがＬ−Ｈに立ち上がる
場合、ＮＭＯ，Ｓ１６がオンとなって、ＮＭＯＳ１２の
ゲートがＧＮＤに接続され、ＮＭＯＳ１２が直ちにオフ
となる。一方、ＰＭＯＳＩＯのゲートは、抵抗Ｒ，ＮＭ
Ｏ８１６を介しＧＮＤに接続されるため、抵抗Ｒの大き
さに応じてオンとなる時間が遅れる。そこで、ＰＭＯ３
ＩＯ１ＮＭＯＳ１２の両者が同時にオンとなる時間をな
くすことができ、貫通電流の発生を防止できる。

また、抵抗Ｒの値を変化させることにより、ＰＭＯＳＩ
Ｏがオンとなるまでの時間（立ち上かり時間）を調整す
ることができる。

入力信号ＩＮが立ち下がった（Ｈ−Ｌ）場合においては
、ＰＭＯ５１４がオンするため、ＰＭＯＳＩＯが直ちに
オフし、ＮＭＯＳ１２か遅れてオンする。このため、上
述の場合と同様に貫通電流を防止することができる。

なお、貫通電流を低減する構成については特開昭６２−
２５４５２１号、特開平１−１６１９１６号公報等に示
されている。

［発明が解決しようとする課題］ このように、従来提案されている回路においても、貫通
電流を増加せずに回路のスイッング特性を調整すること
ができる。

しかしながら、Ｈ，Ｌの２つの出力だけでなく、ハイイ
ンピーダンス出力を得るトライステートＣＭＯ３出力回
路においては、上述のような技術を適用することができ
ない。

すなわち、トライステート出力回路において、ハイイン
ピーダンス出力を得るためには、Ｐ　Ｍ　０８１０のゲ
ート人力をＨ，ＮＭＯＳ１２に対するゲート人力をＬに
保ち、ＰＭＯＳＩＯ及びＮＭＯＳ１２の両方をオフしな
ければならない。ところが、第８図の従来例のように、
２つのゲート入力経路間に抵抗Ｒを配置すれば、両者が
抵抗Ｒを介し短絡されることとなってしまう。そこで、
この回路においては、ハイインピーダンス出力を得るこ
とかできないという問題点があった。

本発明は、ハイインピーダンス出力を得ると共に、貫通
電流を低減できるトライステート出力回路を提供するこ
とを目的とする。

［課題を解決するだめの手段］ 上記目的を達成するために、本発明は、ＰチャネルＭＯ
Ｓトランジスタのゲートへのし信号入力経路に挿入配置
されたし信号遅延用の第１の抵抗と、ＮチャネルＭＯ５
）ランジスタのゲートへのＨ信号入力経路に挿入配置さ
れたＨ信号遅延用の第２の抵抗とを有することを特徴と
する。

［作用〕 入力信号が立ち上がった場合には、ＰＭＯ８のゲートの
電位は直ちにＨとなり、Ｐ　Ｍ　ＯＳはオフする。一方
、ＮＭＯ５へのＨ信号人力経路には遅延用の抵抗が配置
されているため、ＮＭＯ５のケート電位の立ち上がりは
この抵抗によって遅れ、ＮＭＯＳがオンとなる時間は、
ＰＭＯＳがオフした後となる。

一方、入力信号が立ち下がった場合には、ＮＭＯ８は直
ちにオフするが、ＰＭＯＳはそのＬ信号入力経路に挿入
配置された抵抗によって所定時間経過後にオンする。

従って、入力信号の立ち上がり時及び立ち下がり時共に
、一方のＭＯＳがオフしてから他方のＭＯＳがオンする
こととなり、両トランジスタか同時に導通状態になるこ
とが無いので、貫通電流を抑制できる。

また、両ＭＯ５の立ち上がり特性はそれぞれのゲート信
号入力経路に配置された抵抗によって別個に決定される
ため、出力の立ち上がり、立ち下がり特性を別個に設定
することができる。

［実施例］ 以下、本発明に係るトライステート出力回路について図
面に基づいて説明する。

第１実施例 第１図は第１実施例の構成図であり、２つの入力信号Ｉ
ＮＨ−，ＩＮ−を受け、ＰＭＯＳＩＯとＮＭＯＳ１２の
接続点より出力信号ＯＵＴを得るものである。

このために、信号ＩＮＨは、ＰＭＯ８２０及びＮＭＯＳ
　２２のゲートに入力され、信号ＩＮ及び信号ＩＮＨは
ナントゲート３０を介し、２ＭＯ３３２，ＮＭＯＳ３４
．ＰＭＯ３３６，８ＭＯ８３８のゲートに入力される。

また、ＰＭＯＳ３２．ＮＭＯＳ２２．ＮＭＯＳ３４は電
源ＶＣＣと接地ＧＮＤの間に直列接続されており、ＰＭ
ＯＳ　３２とＮＭＯＳ　２２の間には抵抗Ｒ１か挿入配
置されている。そして、ＰＭＯ８２０のドレインはＰＭ
Ｏ５３２と抵抗Ｒ１との接続点に接続されると共に、こ
の接続点はＰＭＯＳＩＯのゲートに接続されている。

一方、ＰＭＯＳ　３６と８ＭＯ８３８はＶＣＣとＧＮＤ
の間に直列接続されており、両ＭＯＳ　３６゜３８の間
には抵抗Ｒ２が挿入配置されている。そして、この抵抗
Ｒ２とＮＭＯＳ３８の接続点がＮＭＯＳ１２のゲートに
接続されている。

次に、この実施例の回路の動作について第２図に基づい
て説明する。

マス、信号ＩＮＨがＨに固定されているときには、ＰＭ
Ｏ５２０がオフ、ＮＭＯＳ２２かオンとなっている。

また、この状態で信号ＩＮ　　かＨであると、ナントゲ
ート３０の出力である信号ＩＮ−はＬとなっている。そ
こで、ＰＭＯＳ３２．３６がオンとなり、ＮＭＯＳ３４
．３８かオフとなっている。

そして、ＰＭＯＳ　３２がオン、ＮＭＯＳ３４がオフで
あるため、信号ＰＩはＨであり、ＰＭＯＳＩＯはオフと
なっている。また、ＮＭＯＳ３８かオフであり、ＰＭＯ
Ｓ３６がオンであるため、信号ＮＩはＨとなり、ＮＭＯ
Ｓ　１２がオンとなっている。そこで、出力信号ＯＵＴ
はＬとなる。

ここで、信号ＩＮ−がＨからＬに変化すると、ナントゲ
ート３０の出力である信号ＩＮ−かＬからＨに変化する
。これによってＮＭＯＳ３８がオン、ＰＭＯ５３６がオ
フとなり、信号ＮｌかＬとなるため、ＮＭＯＳ１２が直
ちにオフとなる。

一方、信号ＩＮ−がＨとなることによって、ＰＭＯ５３
２がオフとなり、ＮＭＯＳ３４かオンとなる。このため
、信号ＰＩの電位を決定しているＰＭＯＳ　３２と抵抗
Ｒ１との接続点は、抵抗Ｒ１、ＮＭＯＳ　２２、ＮＭＯ
Ｓ３４を介しＧＮＤに接続されることとなる。従って、
ＧＮＤに向けて電流が流れ、信号ＰＩの電位がＬへと移
行する。

ところが、この電流量は抵抗Ｒ１によって規制されるた
め、抵抗Ｒ１の抵抗値に応じた遅延時間が生じ、第２図
に示すように信号ＰＩの電位は所定の傾きをもって徐々
に低下することとなる。そして、ＰＭＯＳＩＯはそのゲ
ート電位（信号ＰＩの電位）に応じて徐々にオンされる
ため、第２図に示すように出力信号ＯＵＴは徐々にＨと
なる。

そこで、ＰＭＯＳＩＯのオン抵抗が十分小さくなるより
も早く、ＮＭＯＳ１２が遮断状態となるように抵抗Ｒ１
の大きさを調整すれば、出力信号ＯＵＴの立ち上がり時
におけるＶｃｃからＰＭＯＳ１０、ＮＭＯＳ１２を経て
ＧＮＤに至る貫通電流を低減することができる。また、
抵抗Ｒ１の大きさを調整することによりＰＭＯＳＩＯが
オフからオンに至る際の過渡特性を調整することが可能
となる。

一方、出力信号ＯＵＴを出力する出力端子からの電流供
給能力は定常状態においては、ＰＭＯ５１０単体の駆動
能力のみて決定されるため、抵抗Ｒ１を設けたことによ
る出力回路の直流特性に対する悪影響は全くない。

次に、信号ＩＮＨ−がＨに固定されたまま、信号ＩＮ　
　がＬからＨに変化した場合について考える。この場合
、ナントゲート３ｏの出力信号である信号ＩＮ−がＬと
なり、これによってＰＭＯ５３２がオンとなると共に、
ＮＭＯＳ３４がオフとなる。そこで、信号ＰＩは直ちに
Ｈとなり、ＰＭ０Ｓ１０がオフとなる。

一方、信号ＩＮ−がＬとなることによってＰＭＯ８３６
がオンとなり、ＮＭＯＳ３８がオフとなるが、抵抗Ｒ２
の作用により、信号ＮＩは徐々にＬからＨに変化する。

そこで、ＮＭＯＳ１２は徐々にオンとなり、出力信号Ｏ
ＵＴも徐々にＨからＬに変化する。従って、上述の場合
と同様に貫通電流を減少することができる。

次に、信号ＩＮＨがＬに固定された場合を考える。

この場合はＰＭＯ５２０がオンとなり、ナントゲート３
０の出力信号ＩＮ−はＨに固定される。

そこで、ＮＭＯＳ　２２はオフとなり、ＰＭＯ３２０が
オンとなるため、信号ＰＩはＨに固定され、ＰＭＯ３Ｉ
Ｏはオフとなる。一方、信号ＩＮ−がＨとなるため、Ｐ
ＭＯ８３６がオフとなり、ＮＭＯＳ３８がオンとなる。

このため、信号ＮＩがＬとなり、ＰＭＯ３１２かオフと
なる。

このように、直列接続したＰＭＯ３ＩＯ及びＮＭＯＳ１
２の両方がオフとなるため、信号ＯＵＴの出力端子から
見たインピーダンスは７＼イインピーダンス状態となる
。

なお、上述の説明から理解されるように、信号ＩＮＨが
してあれば、信号ＩＮ　　かＨであってもしてあっても
ナントゲート３０の出力である信号ＩＮ−がＨであるこ
とに変わりはなく、同一の動作が行われる。

以上のように、本実施例によれば、ＰＭＯ３１０がオフ
からオンへ変化する場合の過渡特性を調整する抵抗Ｒ１
と、ＮＭＯＳ１２がオフからオンに変化する立ち上がり
時の過渡特性を調整する抵抗Ｒ２とを独立に設けてあり
、出力信号ＯＵＴの動作特性を立ち上がり時と立ち下か
り時で独立に調整することができる。

第２実施例 この実施例では、第１実施例のナントゲート３０に代え
、ノアゲート４０を採用し、ＰＭＯ５２０、ＮＭＯＳ２
２に代えてＮＭＯＳ　５０、ＰＭＯ８５２を採用してい
る。そして、ノアゲート４０、ＮＭＯＳ　５０、ＰＭＯ
５５２には信号ＩＮＨを供給している。

この回路の動作は、第４図に示すようなものとなるか、
第２図の場合の信号ＩＮＨに代え、信号ＩＮＨか採用さ
れていることを除けば、その他の動作は全く同様であり
、同一の効果か得られる。

第３実施例 この実施例によれば、ＰＭＯ３ＩＯを駆動するための信
号ＰＩを生成するために、直列接続されたＰＭＯ３６０
、抵抗Ｒ１、ＮＭＯＳ　６２、ＮＭＯＳ６４と、ＰＭＯ
Ｓ　６０に並列接続されたＰＭＯ８６６を有しており、
ＮＭＯＳ１２を駆動する信号ＮＩを生成するために、Ｐ
ＭＯ３７０、ＰＭＯ８７２、抵抗Ｒ２、ＮＭＯＳ７４の
直列接続されたものと、ＮＭＯＳ７４に並列接続された
ＮＭＯＳ７６を有している。

そして、信号ＩＮがＰＭＯ８６０、ＮＭＯＳ６４、ＰＭ
Ｏ３７０、ＮＭＯＳ７４に供給され、信号ＩＮＨがＰＭ
Ｏ３７２、ＮＭＯＳ　７６に供給され、信号ＩＮＨがイ
ンバータ８０により反転された信号ＩＮＨがＮＭＯＳ　
６２、ＰＭＯ３６６に供給されている。

従って、信号ＩＮＨがＬに固定された状態における信号
ＩＮの立ち上がり、立ち下かりに対しては、上述の実施
例の場合と同様に、貫通電流の発生を防止でき、出力の
立ち上がり、立ち下かり特性を独立に調整できる。また
、信号ＩＮＨかＨに固定された状態においてハイインピ
ーダンス出力を得ることかできる。

［発明の効果コ 以上説明したように、本発明に係るトライステート出力
回路によれば、出力の変化の際に、オンに変化する側の
ＭＯＳを遅延させることができ、貫通電流を抑制するこ
とができる。また、この遅延のための抵抗を２つのＭＯ
Ｓに対して独立に設けたため、その遅延時間を別個に設
定することができる。更に、両ＭＯ３共にオフとできる
ため、出力側から見たインピーダンスを高いものに保持
することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る回路の構成図、 第２図は第１実施例の動作を説明するためのタイミング
チャート、 第３図は第２実施例の構成図、 第４図は第２実施例のタイミングチャート、第５図は第
３実施例の構成図、 第６図は第３実施例のタイミングチャート、第７図は従
来の出力回路の構成図、 第８図は従来の他の構成例の構成図である。 １０　　・・・　　ＰＭＯ３ １２・・・　　ＮＭＯ３ １）ｌ　　ｌ；！、り 毎Ａ完

Claims (1)

1. 【特許請求の範囲】 電源と接地との間に直列接続され、その接続点から出力
   信号が取り出されるＰチャネルＭＯＳトランジスタと、
   ＮチャネルＭＯＳトランジスタとを含み、２つの信号入
   力端からのＨ、Ｌ信号を両ＭＯＳトランジスタのゲート
   に供給して、２つの入力信号の状態に応じた出力信号を
   得るトライステート回路において、 ＰチャネルＭＯＳトランジスタのゲートへのＬ信号入力
   経路に挿入配置されたＬ信号遅延用の第１の抵抗と、 ＮチャネルＭＯＳトランジスタのゲートへのＨ信号入力
   経路に挿入配置されたＨ信号遅延用の第２の抵抗と、 を有することを特徴とするトライステート出力回路。