JPH04312094A - ダブルバッファ形エラスティック・ストア - Google Patents
ダブルバッファ形エラスティック・ストアInfo
- Publication number
- JPH04312094A JPH04312094A JP3078084A JP7808491A JPH04312094A JP H04312094 A JPH04312094 A JP H04312094A JP 3078084 A JP3078084 A JP 3078084A JP 7808491 A JP7808491 A JP 7808491A JP H04312094 A JPH04312094 A JP H04312094A
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- write
- reset signal
- frame pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 25
- 238000013500 data storage Methods 0.000 claims description 26
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 16
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はダブルバッファ形エラス
ティック・ストアに関し、特に同期網の時分割通話路の
データ転送に使用されるエラスティック・ストアに関す
る。
ティック・ストアに関し、特に同期網の時分割通話路の
データ転送に使用されるエラスティック・ストアに関す
る。
【０００２】
【従来の技術】時分割通話路のデータ送信装置とデータ
受信装置に同一の周波数を持つシステム・クロック信号
とシステム・フレーム位相を供給し、データ受信装置が
、データ送信装置から送出されるデータ信号，クロック
信号，フレームパルス信号を、供給されるシステム・ク
ロック位相、システム・フレーム位相に、あらかじめ規
定された位相差内において同期させるために、エラステ
ィック・ストアが用いられている。
受信装置に同一の周波数を持つシステム・クロック信号
とシステム・フレーム位相を供給し、データ受信装置が
、データ送信装置から送出されるデータ信号，クロック
信号，フレームパルス信号を、供給されるシステム・ク
ロック位相、システム・フレーム位相に、あらかじめ規
定された位相差内において同期させるために、エラステ
ィック・ストアが用いられている。
【０００３】従来、この種のエラスティック・ストアは
、データメモリ，書き込みカウンタ，読みだしカウンタ
から構成されるデータ格納ブロックを１面のみ有する構
成となっていた。
、データメモリ，書き込みカウンタ，読みだしカウンタ
から構成されるデータ格納ブロックを１面のみ有する構
成となっていた。
【０００４】
【発明が解決しようとする課題】上述した従来のエラス
ティック・ストアは、データ格納ブロックが１面構成と
なっているので、書き込みカウンタに供給する書き込み
リセット信号が入力された時点で、読みだしカウンタが
示すアドレスが一定の範囲内にあることを保証した使用
しかできず、書き込みカウンタ，読みだしカウンタの周
期を時分割通話路のフレーム周期の整数分の１に設定す
る等の個別設計が必要であり、さまざまなインタフェー
スにおいて共通のハードウェアを使用しコスト低減を図
る上で充分な効果が得られないという欠点があった。
ティック・ストアは、データ格納ブロックが１面構成と
なっているので、書き込みカウンタに供給する書き込み
リセット信号が入力された時点で、読みだしカウンタが
示すアドレスが一定の範囲内にあることを保証した使用
しかできず、書き込みカウンタ，読みだしカウンタの周
期を時分割通話路のフレーム周期の整数分の１に設定す
る等の個別設計が必要であり、さまざまなインタフェー
スにおいて共通のハードウェアを使用しコスト低減を図
る上で充分な効果が得られないという欠点があった。
【０００５】
【課題を解決するための手段】本発明のダブルバッファ
形エラスティック・ストアは、時分割通話路からのデー
タ信号，クロック信号，フレームパルス信号を受信し、
システム・クロック位相，システム・フレーム位相に、
あらかじめ規定された位相差内において同期させるエラ
スティック・ストアにおいて、受信データを格納するデ
ータメモリと、書き込みリセット信号によってリセット
され前記データメモリの書き込みアドレスを生成する書
き込みカウンタと、読みだしリセット信号によってリセ
ットされ前記データメモリの読みだしアドレスを生成す
る読みだしカウンタとからなるデータ格納ブロックをＡ
面とＢ面との２面有し、受信した前記フレームパルス信
号に同期して前記書き込みリセット信号を生成し前記デ
ータ格納ブロックのＡ面とＢ面とに交互に供給する書き
込みリセット信号生成手段と、前記システム・フレーム
パルスに同期して前記読みだしリセット信号を生成し前
記書き込みリセット信号が入力された前記データ格納ブ
ロックへ交互に供給する読みだしリセット信号生成手段
と、この読みだしリセット信号生成手段の出力に基づい
て前記データ格納ブロックのＡ面とＢ面のそれぞれの読
みだしデータの一方を出力データとして選択するデータ
出力選択手段とを有している。
形エラスティック・ストアは、時分割通話路からのデー
タ信号，クロック信号，フレームパルス信号を受信し、
システム・クロック位相，システム・フレーム位相に、
あらかじめ規定された位相差内において同期させるエラ
スティック・ストアにおいて、受信データを格納するデ
ータメモリと、書き込みリセット信号によってリセット
され前記データメモリの書き込みアドレスを生成する書
き込みカウンタと、読みだしリセット信号によってリセ
ットされ前記データメモリの読みだしアドレスを生成す
る読みだしカウンタとからなるデータ格納ブロックをＡ
面とＢ面との２面有し、受信した前記フレームパルス信
号に同期して前記書き込みリセット信号を生成し前記デ
ータ格納ブロックのＡ面とＢ面とに交互に供給する書き
込みリセット信号生成手段と、前記システム・フレーム
パルスに同期して前記読みだしリセット信号を生成し前
記書き込みリセット信号が入力された前記データ格納ブ
ロックへ交互に供給する読みだしリセット信号生成手段
と、この読みだしリセット信号生成手段の出力に基づい
て前記データ格納ブロックのＡ面とＢ面のそれぞれの読
みだしデータの一方を出力データとして選択するデータ
出力選択手段とを有している。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例の機能ブロック図
である。受信データ入力１は、受信クロック信号入力３
より受信したクロック位相に同期した信号であり、受信
フレームパルス信号入力２より受信したフレームパルス
信号に同期したフレーム位相を有している。データ格納
ブロックＡ１０はデータメモリ１１０，書き込みカウン
タ１２０，読みだしカウンタ１３０から構成され、デー
タメモリ１１０へは、書き込みカウンタ１２０の生成す
る書き込みアドレス信号、受信クロック信号入力３より
受信した受信クロック、受信データ入力１より受信した
受信データ、および、読みだしカウンタ１３０の生成す
る読みだしアドレス信号が入力され、読みだしデータを
データ出力選択回路５０へ出力する。同様に、データ格
納ブロックＢ２０はデータメモリ２１０，書き込みカウ
ンタ２２０，読みだしカウンタ２３０から構成され、デ
ータメモリ２１０へは、書き込みカウンタ２２０の生成
する書き込みアドレス信号、受信クロック信号入力３よ
り受信した受信クロック、受信データ入力１より受信し
た受信データ、および、読みだしカウンタ２３０の生成
する読みだしアドレス信号が入力され、読みだしデータ
をデータ出力選択回路５０へ出力する。
である。受信データ入力１は、受信クロック信号入力３
より受信したクロック位相に同期した信号であり、受信
フレームパルス信号入力２より受信したフレームパルス
信号に同期したフレーム位相を有している。データ格納
ブロックＡ１０はデータメモリ１１０，書き込みカウン
タ１２０，読みだしカウンタ１３０から構成され、デー
タメモリ１１０へは、書き込みカウンタ１２０の生成す
る書き込みアドレス信号、受信クロック信号入力３より
受信した受信クロック、受信データ入力１より受信した
受信データ、および、読みだしカウンタ１３０の生成す
る読みだしアドレス信号が入力され、読みだしデータを
データ出力選択回路５０へ出力する。同様に、データ格
納ブロックＢ２０はデータメモリ２１０，書き込みカウ
ンタ２２０，読みだしカウンタ２３０から構成され、デ
ータメモリ２１０へは、書き込みカウンタ２２０の生成
する書き込みアドレス信号、受信クロック信号入力３よ
り受信した受信クロック、受信データ入力１より受信し
た受信データ、および、読みだしカウンタ２３０の生成
する読みだしアドレス信号が入力され、読みだしデータ
をデータ出力選択回路５０へ出力する。
【０００８】二つの書き込みカウンタ１２０，２２０は
、書き込みリセット信号生成回路３０によって生成され
る書き込みリセット信号と、受信クロック入力３より入
力される受信クロックを入力とし、書き込みアドレスを
生成しデータメモリ１１０，２１０へそれぞれ供給する
。また、二つの読みだしカウンタ１３０，２３０は、読
みだしリセット信号生成回路４０によって生成される読
みだしリセット信号と、システム・クロック信号入力５
より入力されるシステム・クロックを入力とし、読みだ
しアドレスを生成しデータメモリ１１０，２１０へそれ
ぞれ供給する。
、書き込みリセット信号生成回路３０によって生成され
る書き込みリセット信号と、受信クロック入力３より入
力される受信クロックを入力とし、書き込みアドレスを
生成しデータメモリ１１０，２１０へそれぞれ供給する
。また、二つの読みだしカウンタ１３０，２３０は、読
みだしリセット信号生成回路４０によって生成される読
みだしリセット信号と、システム・クロック信号入力５
より入力されるシステム・クロックを入力とし、読みだ
しアドレスを生成しデータメモリ１１０，２１０へそれ
ぞれ供給する。
【０００９】書き込みリセット信号生成回路３０は、受
信フレームパルス信号入力２より入力される受信フレー
ムパルスと、受信クロック信号入力３より入力される受
信クロック信号をもとに、書き込みカウンタ１２０と書
き込みカウンタ２２０とを交互に１フレームおきにリセ
ットする二つの書き込みリセット信号を生成する。また
、二つの書き込みカウンタの内、最後に入力された受信
フレームパルスによってリセットした側を示す書き込み
面表示信号を生成し読みだしリセット信号生成回路４０
へ供給する。読みだしリセット信号生成回路４０は、シ
ステム・フレームパルス信号入力４より入力されるシス
テム・フレームパルス、システム・クロック信号入力５
より入力されるシステムクロック信号、書き込みリセッ
ト信号生成回路３０から供給される書き込み面表示信号
を入力とし、書き込み面表示信号の示す使用中のデータ
格納ブロックの読みだしカウンタに対して、読みだしリ
セット信号を供給する。また、読みだしリセット信号を
供給したデータ格納ブロックを１フレームごとに表示す
る出力データ選択信号を生成しデータ出力選択回路５０
へ供給する。
信フレームパルス信号入力２より入力される受信フレー
ムパルスと、受信クロック信号入力３より入力される受
信クロック信号をもとに、書き込みカウンタ１２０と書
き込みカウンタ２２０とを交互に１フレームおきにリセ
ットする二つの書き込みリセット信号を生成する。また
、二つの書き込みカウンタの内、最後に入力された受信
フレームパルスによってリセットした側を示す書き込み
面表示信号を生成し読みだしリセット信号生成回路４０
へ供給する。読みだしリセット信号生成回路４０は、シ
ステム・フレームパルス信号入力４より入力されるシス
テム・フレームパルス、システム・クロック信号入力５
より入力されるシステムクロック信号、書き込みリセッ
ト信号生成回路３０から供給される書き込み面表示信号
を入力とし、書き込み面表示信号の示す使用中のデータ
格納ブロックの読みだしカウンタに対して、読みだしリ
セット信号を供給する。また、読みだしリセット信号を
供給したデータ格納ブロックを１フレームごとに表示す
る出力データ選択信号を生成しデータ出力選択回路５０
へ供給する。
【００１０】データ出力選択回路５０は、二つのデータ
格納ブロックＡ１０，Ｂ２０から出力されるそれぞれの
読みだしデータと、読みだしリセット信号生成回路４０
から供給される出力データ選択信号を入力とし、データ
出力６へ出力する読みだしデータを選択する。
格納ブロックＡ１０，Ｂ２０から出力されるそれぞれの
読みだしデータと、読みだしリセット信号生成回路４０
から供給される出力データ選択信号を入力とし、データ
出力６へ出力する読みだしデータを選択する。
【００１１】上記の構成において、書き込みカウンタ１
２０，２２０と読みだしカウンタ１３０，２３０は、デ
ータメモリ１１０，２１０の有するアドレス長に対応し
て自律的にリセットするカウンタとし、例えばデータメ
モリ１１０，２１０のアドレス長を１６（０〜１５）と
すると、書き込みカウンタ１２０，２２０と読みだしカ
ウンタ１３０，２３０は４ビット構成のカウンタであり
、１６クロックごとに自律的にリセットされ最若番のア
ドレスを出力する構成となっている。
２０，２２０と読みだしカウンタ１３０，２３０は、デ
ータメモリ１１０，２１０の有するアドレス長に対応し
て自律的にリセットするカウンタとし、例えばデータメ
モリ１１０，２１０のアドレス長を１６（０〜１５）と
すると、書き込みカウンタ１２０，２２０と読みだしカ
ウンタ１３０，２３０は４ビット構成のカウンタであり
、１６クロックごとに自律的にリセットされ最若番のア
ドレスを出力する構成となっている。
【００１２】次に、本エラスティック・ストアの深さを
１６アドレス（書き込みカウンタ１２０，２２０と読み
だしカウンタ１３０，２３０は４ビット）とし、本エラ
スティック・ストアをフレーム長が３３クロックの時分
割通話路に使用する場合の動作について説明する。この
とき、時分割通話路にはフレームの先頭を示す１クロッ
ク幅のフレームパルスが付随していることとする。また
、伝送路からの受信クロック，受信フレームパルスとシ
ステム・クロック，システム・フレームパルスとは同一
の発信器によって生成され、別々の経路をたどって供給
されたもので、同一の周波数を有しており、フレーム位
相差が、設計値のフレーム位相（この場合はシステム・
フレームパルスの８クロック前）に対して、±８クロッ
ク内に納まることが保証されているものとする。
１６アドレス（書き込みカウンタ１２０，２２０と読み
だしカウンタ１３０，２３０は４ビット）とし、本エラ
スティック・ストアをフレーム長が３３クロックの時分
割通話路に使用する場合の動作について説明する。この
とき、時分割通話路にはフレームの先頭を示す１クロッ
ク幅のフレームパルスが付随していることとする。また
、伝送路からの受信クロック，受信フレームパルスとシ
ステム・クロック，システム・フレームパルスとは同一
の発信器によって生成され、別々の経路をたどって供給
されたもので、同一の周波数を有しており、フレーム位
相差が、設計値のフレーム位相（この場合はシステム・
フレームパルスの８クロック前）に対して、±８クロッ
ク内に納まることが保証されているものとする。
【００１３】この様な条件のもとで、受信フレームパル
スがシステム・フレームパルスに対して８クロック前に
受信され、書き込みリセット信号生成回路３０へ入力さ
れたとすると、書き込みリセット信号生成回路３０は書
き込みカウンタ１２０へ書き込みリセット信号を供給す
る。書き込みカウンタ１２０はリセットされ、アドレス
“０”へ受信データＤ０をデータメモリ１１０に格納す
ることから順に格納動作を行う。このとき、書き込みカ
ウンタ１２０は１６クロック分カウントアップした後、
自律的にリセットし再びアドレス０へ受信データＤ１６
を書き込む動作を行う。
スがシステム・フレームパルスに対して８クロック前に
受信され、書き込みリセット信号生成回路３０へ入力さ
れたとすると、書き込みリセット信号生成回路３０は書
き込みカウンタ１２０へ書き込みリセット信号を供給す
る。書き込みカウンタ１２０はリセットされ、アドレス
“０”へ受信データＤ０をデータメモリ１１０に格納す
ることから順に格納動作を行う。このとき、書き込みカ
ウンタ１２０は１６クロック分カウントアップした後、
自律的にリセットし再びアドレス０へ受信データＤ１６
を書き込む動作を行う。
【００１４】現在の書き込み面がデータ格納ブロックＡ
１０であることから、読みだしカウンタ１３０は読みだ
しリセット信号生成回路４０によって生成された読みだ
しリセット信号によってリセットされアドレス“０”か
ら順にデータメモリ１１０へ格納されたデータを読みだ
す。データ格納ブロックＡ１０では、書き込みカウンタ
１２０が二度の自律リセットをへたのちアドレス“０”
へ受信データの３３番目（Ｄ３２）を書き込んだのち、
次のフレームの先頭データであるＤ０をアドレス“１”
へ書き込み動作を継続する。
１０であることから、読みだしカウンタ１３０は読みだ
しリセット信号生成回路４０によって生成された読みだ
しリセット信号によってリセットされアドレス“０”か
ら順にデータメモリ１１０へ格納されたデータを読みだ
す。データ格納ブロックＡ１０では、書き込みカウンタ
１２０が二度の自律リセットをへたのちアドレス“０”
へ受信データの３３番目（Ｄ３２）を書き込んだのち、
次のフレームの先頭データであるＤ０をアドレス“１”
へ書き込み動作を継続する。
【００１５】このとき、新たな受信フレームパルスを受
信した書き込みリセット信号生成回路３０は、もう一方
（データ格納ブロックＢ）の書き込みカウンタ２２０を
リセットすることによりデータメモリ１１０のアドレス
“１”へ書き込まれたのと同一の受信データＤ０を、デ
ータメモリ２１０のアドレス“０”へ書き込む。読みだ
し側の動作は、データ格納ブロックＡからＤ３２を読み
だした直後、読みだしリセット信号生成回路４０から供
給される出力データ選択信号をもとにデータ出力選択回
路５０の選択回路がデータ格納ブロックＡ１０の出力選
択から、データ格納ブロックＢ２０の出力選択へと切り
替わる。
信した書き込みリセット信号生成回路３０は、もう一方
（データ格納ブロックＢ）の書き込みカウンタ２２０を
リセットすることによりデータメモリ１１０のアドレス
“１”へ書き込まれたのと同一の受信データＤ０を、デ
ータメモリ２１０のアドレス“０”へ書き込む。読みだ
し側の動作は、データ格納ブロックＡからＤ３２を読み
だした直後、読みだしリセット信号生成回路４０から供
給される出力データ選択信号をもとにデータ出力選択回
路５０の選択回路がデータ格納ブロックＡ１０の出力選
択から、データ格納ブロックＢ２０の出力選択へと切り
替わる。
【００１６】このようにして、本ダブルバッファ形エラ
スティック・ストアは二つの面を１フレームごとに使用
することにより、任意のフレーム幅をもつ時分割通話路
のエラスティック・ストアとして共通に使用できるハー
ドウェアを提供する。
スティック・ストアは二つの面を１フレームごとに使用
することにより、任意のフレーム幅をもつ時分割通話路
のエラスティック・ストアとして共通に使用できるハー
ドウェアを提供する。
【００１７】
【発明の効果】以上説明したように本発明のダブルバッ
ファ形エラスティック・ストアは、受信データを格納す
るデータメモリと、書き込みリセット信号によってリセ
ットされデータメモリの書き込みアドレスを生成する書
き込みカウンタと、読みだしリセット信号によってリセ
ットされデータメモリの読み出しアドレスを生成する読
みだしカウンタとからデータ格納ブロックをＡ面とＢ面
との２面有し、書き込みリセット信号を受信フレームパ
ルス信号に同期してデータ格納ブロックのＡ面とＢ面と
に交互に振り分ける手段と、読みだしリセット信号をシ
ステム・フレームパルスに同期させて書き込みリセット
信号が入力されたデータ格納ブロックへ交互に供給する
手段とを有することにより、書き込みカウンタ，読みだ
しカウンタの周期を、時分割通話路のフレーム周期に対
し整数分の１に限定されずに、独立に設定することが可
能であり、さまざまなクロック周波数、フレーム周期を
持つインタフェースにおいて共通なハードウェアを適用
することが可能となり、ＬＳＩ化等によるコスト低減を
効果的に行える効果がある。
ファ形エラスティック・ストアは、受信データを格納す
るデータメモリと、書き込みリセット信号によってリセ
ットされデータメモリの書き込みアドレスを生成する書
き込みカウンタと、読みだしリセット信号によってリセ
ットされデータメモリの読み出しアドレスを生成する読
みだしカウンタとからデータ格納ブロックをＡ面とＢ面
との２面有し、書き込みリセット信号を受信フレームパ
ルス信号に同期してデータ格納ブロックのＡ面とＢ面と
に交互に振り分ける手段と、読みだしリセット信号をシ
ステム・フレームパルスに同期させて書き込みリセット
信号が入力されたデータ格納ブロックへ交互に供給する
手段とを有することにより、書き込みカウンタ，読みだ
しカウンタの周期を、時分割通話路のフレーム周期に対
し整数分の１に限定されずに、独立に設定することが可
能であり、さまざまなクロック周波数、フレーム周期を
持つインタフェースにおいて共通なハードウェアを適用
することが可能となり、ＬＳＩ化等によるコスト低減を
効果的に行える効果がある。
【図１】本発明の一実施例の機能ブロック図である。
１ 受信データ入力
２ 受信フレームパルス信号入力３ 受信
クロック信号入力 ４ システム・フレームパルス信号入力５
システム・クロック信号入力６ データ出力 １０ データ格納ブロックＡ ２０ データ格納ブロックＢ １１０，２１０ データメモリ １２０，２２０ 書き込みカウンタ１３０，２３
０ 読みだしカウンタ３０ 書き込みリセ
ット信号生成回路４０ 読みだしリセット信号生
成回路５０ データ出力選択回路
クロック信号入力 ４ システム・フレームパルス信号入力５
システム・クロック信号入力６ データ出力 １０ データ格納ブロックＡ ２０ データ格納ブロックＢ １１０，２１０ データメモリ １２０，２２０ 書き込みカウンタ１３０，２３
０ 読みだしカウンタ３０ 書き込みリセ
ット信号生成回路４０ 読みだしリセット信号生
成回路５０ データ出力選択回路
Claims (1)
- 【請求項１】 時分割通話路からのデータ信号，クロ
ック信号，フレームパルス信号を受信し、システム・ク
ロック位相，システム・フレーム位相に、あらかじめ規
定された位相差内において同期させるエラスティック・
ストアにおいて、受信データを格納するデータメモリと
、書き込みリセット信号によってリセットされ前記デー
タメモリの書き込みアドレスを生成する書き込みカウン
タと、読みだしリセット信号によってリセットされ前記
データメモリの読みだしアドレスを生成する読みだしカ
ウンタとからなるデータ格納ブロックをＡ面とＢ面との
２面有し、受信した前記フレームパルス信号に同期して
前記書き込みリセット信号を生成し前記データ格納ブロ
ックのＡ面とＢ面とに交互に供給する書き込みリセット
信号生成手段と、前記システム・フレームパルスに同期
して前記読みだしリセット信号を生成し前記書き込みリ
セット信号が入力された前記データ格納ブロックへ交互
に供給する読みだしリセット信号生成手段と、この読み
だしリセット信号生成手段の出力に基づいて前記データ
格納ブロックのＡ面とＢ面のそれぞれの読みだしデータ
の一方を出力データとして選択するデータ出力選択手段
とを有することを特徴とするダブルバッファ形エラステ
ィック・ストア。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078084A JP2874375B2 (ja) | 1991-04-11 | 1991-04-11 | ダブルバッファ形エラスティック・ストア |
| EP92303226A EP0508811B1 (en) | 1991-04-11 | 1992-04-10 | Double buffer type elastic store comprising a pair of data memory blocks |
| DE69218280T DE69218280T2 (de) | 1991-04-11 | 1992-04-10 | Elastischer Speicher des Doppelpuffertyps mit einem Paar-Datenspeichersperrschaltungen |
| CA002065754A CA2065754C (en) | 1991-04-11 | 1992-04-10 | Double buffer type elastic store comprising a pair of data memory blocks |
| US07/867,355 US5327391A (en) | 1991-04-11 | 1992-04-13 | Double buffer type elastic store comprising a pair of data memory blocks |
| AU14873/92A AU648403B2 (en) | 1991-04-11 | 1992-04-13 | Double buffer type elastic store comprising a pair of data memory blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078084A JP2874375B2 (ja) | 1991-04-11 | 1991-04-11 | ダブルバッファ形エラスティック・ストア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312094A true JPH04312094A (ja) | 1992-11-04 |
| JP2874375B2 JP2874375B2 (ja) | 1999-03-24 |
Family
ID=13651982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078084A Expired - Lifetime JP2874375B2 (ja) | 1991-04-11 | 1991-04-11 | ダブルバッファ形エラスティック・ストア |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5327391A (ja) |
| EP (1) | EP0508811B1 (ja) |
| JP (1) | JP2874375B2 (ja) |
| AU (1) | AU648403B2 (ja) |
| CA (1) | CA2065754C (ja) |
| DE (1) | DE69218280T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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