JPH04314161A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ハンドシェイク制御に
よるパイプライン方式の情報処理装置に関し、特に転送
制御装置間の伝搬遅延時間の調節が容易な情報処理装置
に関するものである。

【０００２】

【従来の技術】ハンドシェイク制御によるパイプライン
方式の従来の情報処理装置が特開平２−２０８７２７号
公報に開示されている。これは本願出願人により出願さ
れたものであり、パイプライン内の演算処理要素が情報
を処理するために必要な遅延時間に応じて、転送制御回
路の伝搬遅延時間を動的に切り替えるものである。図７
は前記公報に開示された従来の情報処理装置の構成を示
すブロック図である。この情報処理装置は、転送制御回
路Ｃ１，Ｃ２，Ｃ３，演算処理要素ＬＯＧＩＣ１，ＬＯ
ＧＩＣ２，遅延回路Ｄｅｌａｙ１，Ｄｅｌａｙ２，デコ
ーダＤｅｃｏｄｅ１，Ｄｅｃｏｄｅ２，データラッチＬ
ＡＴＣＨ１，ＬＡＴＣＨ２，ＬＡＴＣＨ３より構成され
ている。図の左端から転送要求信号Ｓ１が転送制御回路
Ｃ１へ入力されると、転送制御回路Ｃ１はデータラッチ
ＬＡＴＣＨ１へのラッチ信号バーＳ１０　を発生し、図
の左端から入力されるパケットをラッチする。演算処理
要素ＬＯＧＩＣ１の情報処理時間は転送要求信号Ｓ１が
転送制御回路Ｃ１に入力されてから、転送制御回路Ｃ２
に入力されるまでの時間によって決まる（後述）。

【０００３】データラッチＬＡＴＣＨ１にラッチされた
パケットのうちオペコード（ＯＰＣ）　がデコーダＤｅ
ｃｏｄｅ１　に与えられ、その値によって遅延回路Ｄｅ
ｌａｙ１内の異なる遅延時間を持った遅延素子Ｄ１１〜
Ｄｎ１のうち１つが選択される。 このように、転送制御回路Ｃ１に入力された転送要求信
号Ｓ１はオペコード（ＯＰＣ）によって選択された遅延
素子Ｄ１１〜Ｄｎ１が持つ遅延時間の後に転送要求信号
Ｓ２として転送制御回路Ｃ２に入力される。転送制御回
路Ｃ２に転送要求信号Ｓ２が入力されると、転送制御回
路Ｃ２はデータラッチＬＡＴＣＨ２へのラッチ信号を発
生する。その結果、演算処理要素ＬＯＧＩＣ１での処理
結果がデータラッチＬＡＴＣＨ２にラッチされる。以下
同様に演算処理要素ＬＯＧＩＣ２で処理が実行される。

【０００４】図８及び図９は従来の情報処理装置の論理
回路図であり、図８にデコーダＤｅｃｏｄｅ１　及び遅
延回路Ｄｅｌａｙ１を、また図９にデータラッチＬＡＴ
ＣＨ１，ＬＡＴＣＨ２及び転送制御回路Ｃ１，Ｃ２を夫
々示している。図において、１ビットのラッチ１１０（
１２０）は、各々インバータ１１１，１１２，１１３（
１２１，１２２，１２３）及びトランスファーゲート１
１４，１１５（１２４，１２５）により構成されている
。また、転送制御回路Ｃ１（Ｃ２）は、２入力ＮＡＮＤ
ゲート１３２，１３３（１４２，１４３）及び同１３６
，１３７（１４６，１４７）で構成された　Ｒ−Ｓフリ
ップフロップ１５及び同１６（１７，１８）　、４入力
ＮＡＮＤゲート１３１（１４１）、インバータ１３４，
１３５，１３９（１４４，１４５，１４９）、２入力Ｎ
ＡＮＤゲート１３８（１４８）により構成されている。

【０００５】次に図８，図９における動作について説明
する。初期状態において、リセット信号Ｒｅｓｅｔ　を
“１”にすると全信号線が直接初期化される。初期化の
後には、まだ転送要求信号Ｓ１は初期状態であり、　Ｒ
−Ｓフリップフロップ１６，１８　の出力バーＱは“１
”、出力Ｑは“０”、Ｒ−Ｓフリップフロップ１５，１
７　の出力バーＱは“１”、出力Ｑは“０”、応答信号
バーＡ１，バーＡ２は夫々“１”である。

【０００６】次に転送要求信号Ｓ１が転送制御回路Ｃ１
に入力されると、転送制御回路Ｃ１はＮＡＮＤゲート１
３２　及び同１３３　からなる　Ｒ−Ｓフリップフロッ
プ１５をセット状態にして、転送要求信号Ｓ１０　を“
１”に変化させ、またその反転出力を“０”に変化させ
ることによって、転送制御回路Ｃ１に対応する４０ビッ
ト幅のデータラッチＬＡＴＣＨ１をラッチ状態（入力変
化禁止状態）にしてラッチ出力を確定させる。また、デ
ータラッチＬＡＴＣＨ１にラッチされたデータの内、オ
ペコードはデコーダＤｅｃｏｄｅ１　によりデコードさ
れ、そのオペコードに対応するゲート２０７　〜２０９
　のうち１つが選択され、　Ｒ−Ｓフリップフロップ１
５の出力信号Ｓ１０　は５段のインバータからなる遅延
素子２０１　〜２０３　、インバータ２０４　〜２０６
　、トランスファーゲート２０７　〜２０９　、バッフ
ァ２３１　を通って、次段の転送制御回路Ｃ２に対する
転送要求信号Ｓ２をアクティブ状態“１”にする。転送
要求信号Ｓ２がアクティブ状態になったことによって、
次段では４入力ＮＡＮＤゲート１４１　の４入力が全て
“１”となり、ＮＡＮＤゲート１４２　及び１４３　か
らなる　Ｒ−Ｓフリップフロップ１７とＮＡＮＤゲート
１４６　及び１４７　からなる　Ｒ−Ｓフリップフロッ
プ１８との両方をセット状態とし、応答信号バーＡ２を
アクティブ状態“０”にする。これにより、初段の転送
制御回路Ｃ１の　Ｒ−Ｓフリップフロップ１５をリセッ
ト状態として転送要求信号Ｓ２をノンアクティブ状態“
０”とする。

【０００７】この時点において、転送要求信号Ｓ１が依
然としてアクティブ状態“１”であっても　Ｒ−Ｓフリ
ップフロップ１６はまだセット状態を保持しているため
、インバータ１３９　の出力は“０”であり、４入力Ｎ
ＡＮＤゲート１３１　の全入力が“１”とはならないの
で、再度　Ｒ−Ｓフリップフロップ１５をセットして余
分な転送要求信号Ｓ２を発生させることはない。転送要
求信号Ｓ１がこの後一旦、ノンアクティブ状態“０”に
変化すると、このとき　Ｒ−Ｓフリップフロップ１６が
リセットされて、インバータ１３９　の出力は“１”と
なる。従って、このとき又はこの後に転送要求信号Ｓ１
がアクティブ状態となれば、４入力ＮＡＮＤゲート１３
１　の全入力が“１”となり、　Ｒ−Ｓフリップフロッ
プ１５及び同１６をセットして新たな転送要求信号Ｓ２
を発生する。

【０００８】図１０は転送手順を示すタイミングチャー
トである。ステップ■で転送要求信号Ｓ１が“１”にな
ると、ＮＡＮＤゲート１３１　の遅延時間ｔ０の後に信
号バーＭ１が“０”になる。これより、ＮＡＮＤゲート
１３２，１３３，インバータ１３５　の遅延時間ｔ２と
、オペコードのデコード結果に従って選択された遅延素
子（例えば、トランスファーゲート２０８　が開くとす
ると、それはインバータ２０１，２０２，２０５　とバ
ッファ２３１）の遅延時間ｔ３の後に、次段の転送要求
信号Ｓ２をアクティブ状態“１”にして（ステップ■）
、転送制御回路Ｃ２へ入力される。これらｔ０，ｔ２と
ｔ３を合わせた遅延時間がｔ１となる。従って演算処理
要素ＬＯＧＩＣ１の処理時間は時間ｔ１となる（処理時
間にはデータラッチ，デコーダ回路の遅延時間を含む）
。

【０００９】ステップ■で転送要求信号Ｓ２が“１”に
なることにより、ステップ■でＮＡＮＤゲート１４１　
の遅延時間の後に信号バーＭ２が“０”になる。信号バ
ーＭ２が“０”になることにより　Ｒ−Ｓフリップフロ
ップ１８をセットし、応答信号バーＡ２をアクティブ状
態にする。ステップ■で応答信号バーＡ２が“０”にな
ると、　Ｒ−Ｓフリップフロップ１５をリセットする。 　Ｒ−Ｓフリップフロップ１５がリセットされた結果、
転送要求信号Ｓ１０はノンアクティブ状態“０”となり
、オペコードにより選択された遅延素子を再び通って転
送要求信号Ｓ２がノンアクティブ状態“０”になる。以
上により、転送要求信号線上に付加した遅延回路によっ
て変化する過程はステップ■及び■である。 また、データラッチＬＡＴＣＨ１の出力がされてからデ
ータラッチＬＡＴＣＨ２の出力がされるまでの時間，即
ち演算処理要素ＬＯＧＩＣ１の情報処理時間は転送要求
信号Ｓ１が“１”になってから転送要求信号Ｓ２が“１
”になるまでの時間ｔ１によって決まることが分かる。

【００１０】

【発明が解決しようとする課題】従来のこの種の情報処
理装置では、動作の安定化を図るため、ハンドシェイク
の方式にいわゆる４サイクルハンドシェイク方式を用い
ていた。この状況を今一度、図を用いて説明する。図１
１（ａ）　は、転送制御回路Ｃ１及び同Ｃ２の間で授受
される転送要求信号Ｓ２，応答信号バーＡ２のみを示し
たタイミングチャートである。図１１（ａ）　より明ら
かなように、以下に示す■〜■の４つのサイクルで一つ
のデータを転送している。■　　応答信号バーＡ２は、
転送要求信号Ｓ２の立上がりに呼応して立下がる。■　
　転送要求信号Ｓ２は、応答信号バーＡ２の立下がりに
呼応して立下がる。■　　応答信号バーＡ２は、転送要
求信号Ｓ２の立下がりに呼応して立上がる。■　　転送
要求信号Ｓ２は、応答信号バーＡ２の立上がりに呼応し
て立上がる。上記より明らかなように、従来技術による
４サイクルハンドシェイク方式においては、データの転
送方向とは反対方向に授受される応答信号がアクティブ
である期間が転送スループットを低下させていることが
分かる。

【００１１】転送スループットを高速化させるためのハ
ンドシェイク方式として２サイクルハンドシェイク方式
がある。２サイクルハンドシェイク方式は、１９８８年
　２月発行の”ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯ
ＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ”　ＶＯＬ．２
３　ＮＯ．１（Ｐ１１１　〜Ｐ１１７）（以下文献とい
う）に開示されている。図１１（ｂ）　は前記文献に開
示された２サイクルハンドシェイク方式のタイミングチ
ャートである。図１１（ｂ）　より明らかな如く、■，
■の２つのサイクルによって１つのデータの転送が完了
している。■　　応答信号バーＡ２は、転送要求信号Ｓ
２の立上がりに呼応して立下がり、転送制御回路Ｃ２固
有の時間だけアクティブ状態“０”を保ち、再びノンア
クティブ状態“１”に復帰する。■　　転送要求信号Ｓ
２は、応答信号バーＡ２の立下がりに呼応して立下がる
。前記文献で開示されるが如く、転送スループットは、
２サイクルハンドシェイク方式が５５メガ語／秒に対し
、４サイクルハンドシェイク方式においては３３メガ語
／秒であるという実験結果がある。 しかしながら、２サイクルハンドシェイク方式では遅延
時間がダイナミックに変化すると、それに対応できず、
正常にデータを転送できないという誤動作をおこす場合
がある。これは４サイクルハンドシェイク方式の場合、
夫々の信号のエッジを確認して夫々の信号を変化させて
いるのに対し、２サイクルハンドシェイク方式では、転
送要求信号の立上がりエッジだけで応答信号を立下げて
、それから所定時間後に実際の転送の終了の有無に拘ら
ず転送が終了したと見なすためである。

【００１２】この問題を解決したものが既に本願出願人
により提案されている（特願平３−３２７４号，平成　
３年　１月１６日出願）。これは、２サイクル，４サイ
クルのハンドシェイク方式を選択可能にして、遅延時間
が変化しない，すなわち遅延素子の切り替えを行わない
定常状態では高速転送が可能な２サイクルハンドシェイ
ク方式を選択し、遅延時間を変化させるために遅延素子
を切り替えるときには、誤動作が生じ易くなるため信頼
性の高い４サイクルハンドシェイク方式を選択し、その
後２サイクルハンドシェイク方式に復帰するようにした
ものである。しかしながら、各パイプライン段に複数の
遅延素子を用意しておいて切り替える点は以前と変わら
ず、ある程度の遅延時間を確保するためにはレイアウト
サイズの大きなインバータを多段に設けなければならな
いため、回路規模が大きくなる。また、個々の遅延素子
は遅延時間が固定されたものであるため、パイプライン
段の処理時間とそれ対応する遅延時間の間にマージンが
あってもそれ以上タイミングを詰めることができない。 更に、遅延時間が変化するときのみ必要に応じて２サイ
クル，４サイクルを切り替えるためには、転送制御がか
なり複雑なものとなる。

【００１３】本発明は上記のような問題点を解消するた
めになされたもので、遅延時間を無段階に調節可能にし
て誤動作が生じないようにし、回路の簡略化，転送制御
の簡略化を図ることを目的とする。

【００１４】

【課題を解決するための手段】本発明は、複数段の処理
ユニットをパイプライン構造に接続し、各処理ユニット
のデータラッチを制御する転送制御装置間で、転送要求
信号とそれに対する応答信号を交換するハンドシェイク
方式にてデータを処理する情報処理装置において、転送
制御装置間の転送要求信号線上に電圧制御形の遅延回路
を設けたものである。

【００１５】

【作用】本発明においては、遅延時間を無段階に調節可
能な電圧制御形の遅延回路により、転送制御信号の伝搬
遅延時間を設定するので、遅延時間を変えても誤動作を
生じることがなく、また、回路及び転送制御の簡略化が
図れる。

【００１６】

【実施例】以下、本発明の実施例を図について説明する
。図１は本発明の一実施例を示す構成図であり、従来例
として示した図７〜図９と対応する部分には同一符号を
用いている。図において、１１は転送制御回路Ｃ１，Ｃ
２間の転送要求信号線上に設けられた電圧制御形の遅延
回路であり、直列接続されたＮチャネルトランジスタＮ
１及びＰチャネルトランジスタＰ１，Ｐ２と、インバー
タＩ１，Ｉ２，Ｉ３とから構成されている。Ｐチャネル
トランジスタＰ１とＮチャネルトランジスタＮ１のドレ
イン−ソース間が接続され、ＮチャネルトランジスタＮ
１のドレインはアースされ、ＰチャネルトランジスタＰ
１のソースはＰチャネルトランジスタＰ２を介して電源
に接続されている。また、ＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１の各ゲートには、インバ
ータＩ１を介して転送制御回路Ｃ１からの転送要求信号
Ｓ１０　が入力され、当該トランジスタＰ１，Ｎ１のド
レイン−ソース接続点の電位が直列接続されたインバー
タＩ２，Ｉ３を介して転送制御回路Ｃ２への転送要求信
号Ｓ２となる。一方、電源−アース間に流れる電流量を
制御するＰチャネルトランジスタＰ２のゲートには、Ｐ
チャネルトランジスタＰ３，Ｐ４を介して大小２種の制
御電圧Ｖ１，Ｖ２（Ｖ１＞Ｖ２）のいずれか一方が印加
される。上記ＰチャネルトランジスタＰ３，Ｐ４のゲー
トには、このパイプライン段の前段に設けられたデコー
ダＤｅｃｏｄｅ１　によりデコードされてデータラッチ
ＬＡＴＣＨ１にラッチされた，遅延時間の大小を示す値
が与えられる。すなわち、遅延大を示す値がアクティブ
“１”，遅延小を示す値がノンアクティブ“０”である
とすると、ＰチャネルトランジスタＰ３がオフ，Ｐチャ
ネルトランジスタＰ４がオンとなって、大きい方の制御
電圧Ｖ１がＰチャネルトランジスタＰ２のゲートに印加
され、電源−アース間に流れる電流量が小さくなり、逆
の場合は大きくなる。

【００１７】一方、この電圧駆動形の遅延回路１１は図
２，図３に示すような特性を有する。Ｐチャネルトラン
ジスタＰ２のゲートに印加する制御電圧を変化させると
、電源−アース間に流れる電流量が増減し、トランジス
タＰ１，Ｎ１間に接続されたインバータＩ２，Ｉ３を充
電する時間が変わるので、遅延時間が増減する。この場
合、図２に示すように、転送制御回路Ｃ１からの転送要
求信号Ｓ１０　の立上がりのみが遅延して転送制御回路
Ｃ２への転送要求信号Ｓ２に伝搬し、その立下がりはあ
まり影響を受けない。 図３に本回路による制御電圧と遅延時間の関係を回路シ
ミュレーションして得られた結果を示す。この図から、
例えば制御電圧を２．５Ｖにすると遅延時間は約２．５
ｎｓ　となり、３．５Ｖにすると約１０ｎｓとなるので
、この種の装置の遅延回路として充分に実用性があるこ
とが分かる。

【００１８】次に動作について説明する。例えば、演算
処理要素ＬＯＧＩＣ１で外部メモリのアクセス等を行う
ため処理時間が長くかかる場合は、その前段でデコーダ
Ｄｅｃｏｄｅ１　により外部メモリアクセスを示すコー
ドがデコードされて、遅延大を示す値がアクティブ“１
”の状態でデータラッチＬＡＴＣＨ１に他のデータとと
もにラッチされる。データラッチＬＡＴＣＨ１から出力
される遅延大を示す値はアクティブ“１”，遅延小を示
す値はノンアクティブ“０”であるので、前述したよう
にＰチャネルトランジスタＰ３がオフ，Ｐチャネルトラ
ンジスタＰ４がオンとなって、外部メモリアクセスに要
する時間に応じて設定された大きい方の制御電圧Ｖ１が
遅延回路１１におけるＰチャネルトランジスタＰ２のゲ
ートに印加され、電源−アース間に流れる電流量が小さ
くなる。従って、遅延回路１１の遅延時間は大きくなり
、転送制御回路Ｃ１からの転送要求信号Ｓ１０　は図２
に示すように立上がりのみが外部メモリアクセスに相当
する時間遅延されて転送要求信号Ｓ２に伝わり、転送制
御回路Ｃ２に入力される。

【００１９】次に、演算処理要素ＬＯＧＩＣ１で処理時
間が短くて済む内部メモリアクセス等を行う場合、その
前段でデコーダＤｅｃｏｄｅ１　により内部メモリアク
セスを示すコードがデコードされて、遅延小を示す値が
アクティブ“１”の状態でデータラッチＬＡＴＣＨ１に
ラッチされる。データラッチＬＡＴＣＨ１から出力され
る遅延大を示す値はノンアクティブ“０”，遅延小を示
す値はアクティブ“１”となるので、Ｐチャネルトラン
ジスタＰ３がオン，ＰチャネルトランジスタＰ４がオフ
となって、内部メモリアクセスに要する時間に応じて設
定された小さい方の制御電圧Ｖ２がＰチャネルトランジ
スタＰ２のゲートに印加され、電源−アース間に流れる
電流量が大きくなる。従って、遅延回路１１の遅延時間
は小さくなり、転送制御回路Ｃ１からの転送要求信号Ｓ
１０　は立上がりのみが内部メモリアクセスに相当する
時間遅延されて転送要求信号Ｓ２に伝わり、転送制御回
路Ｃ２に入力される。

【００２０】ここで、遅延大から遅延小への切り替えは
、従来のように遅延素子の切り替えにより行われるので
はなく、制御電圧による充電電流量のアナログ的な増減
により行われるので、ハンドシェイク方式を高速転送が
可能な２サイクルのまま行っても誤動作を起こすことが
なく、２サイクルと４サイクルの切り替え制御が不要と
なるので、転送制御が簡略化され、また、間に４サイク
ルを挿入するものに比べても転送速度の向上が図れる。 また、僅かなトランジスタとインバータにより実現でき
るので、回路が大幅に簡略化される。また、制御電圧に
より遅延時間の調節が無段階に行えるので、演算処理要
素の処理時間に対する遅延時間のマージンテストにも使
え、演算処理要素の処理時間に応じて最適な遅延時間を
設定することができ、従来のものに比べタイミングのロ
スを少なくして転送速度の向上を図ることができる。更
に、２サイクルハンドシェイク方式では、転送制御信号
のパルスのデューティ比が偏り、転送制御回路Ｃ１から
出力される転送要求信号Ｓ１０は図２に示すように“Ｌ
”期間が短いものとなって、従来のようにそのまま遅延
させた場合には後段の転送制御回路の動作が不安定とな
る恐れがあるが、本願の遅延回路１１では転送制御回路
Ｃ１からの転送要求信号Ｓ１０　の立上がりのみが遅延
されて立下がりは余り影響を受けないので、転送制御回
路Ｃ２に入力される転送要求信号Ｓ２は図に示す如く波
形の良好なものとなり、後段の動作が安定化する。

【００２１】図４は本発明の他の実施例を示す構成図で
あり、データラッチＬＡＴＣＨ１の出力のうち遅延時間
の大小を示すビット（図では４ビット）をＤＡコンバー
タ１２によりアナログ値に変換して、遅延回路１１にお
けるＰチャネルトランジスタＰ２のゲートに印加する制
御電圧としたものであり、前記実施例と同様の効果が得
られるとともに、この場合、４ビットで１６種類の遅延
時間が設定できるように、多種類の遅延時間の設定が容
易に行える。

【００２２】図５は本発明の更に他の実施例を示す構成
図で、最も簡単なものであり、遅延時間がダイナミック
に変化しないような装置では、このような構成で前記実
施例と同様な効果が得られる。

【００２３】なお、本発明は上記各実施例の回路構成に
限定されるものではなく、例えば、電圧制御形の遅延回
路を図６に示すように、ＮチャネルトランジスタＮ１の
ドレインとアース間に制御電圧を印加するＮチャネルト
ランジスタＮ２を設けた，論理が反対の構成で実現する
ことも可能であることは言うまでもない。

【００２４】

【発明の効果】以上のように、本発明によれば、複数段
の処理ユニットをパイプライン構造に接続し、各処理ユ
ニットのデータラッチを制御する転送制御装置間で、転
送要求信号とそれに対する応答信号を交換するハンドシ
ェイク方式にてデータを処理する情報処理装置において
、転送制御装置間の転送要求信号線上に電圧制御形の遅
延回路を設けたので、遅延時間が無段階に調節可能とな
ることにより誤動作が生しなくなり、回路規模及び転送
制御の簡略化，転送速度の向上が図れる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】実施例の作用を示すタイミングチャートである
。

【図３】実施例の遅延回路による制御電圧と遅延時間の
関係を示す図である。

【図４】本発明の他の実施例を示す構成図である。

【図５】本発明の更に他の実施例を示す構成図である。

【図６】電圧制御形遅延回路の他の実施例を示す回路図
である。

【図７】従来の情報処理装置の構成を示すブロック図で
ある。

【図８】従来の情報処理装置の論理回路図である。

【図９】従来の情報処理装置の論理回路図である。

【図１０】従来の情報処理装置の転送手順を示すタイミ
ングチャートである。

【図１１】ハンドシェイク方式を説明するタイミングチ
ャートである。

【符号の説明】

ＬＯＧＩＣ１，ＬＯＧＩＣ２　　　演算処理要素ＬＡＴ
ＣＨ１，ＬＡＴＣＨ２　　　データラッチＤｅｃｏｄｅ
１，Ｄｅｃｏｄｅ２　　　デコーダＣ１，Ｃ１　　　転
送制御回路 １１　　電圧制御形の遅延回路 １２　　ＤＡコンバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数段の処理ユニットをパイプライン
   構造に接続し、各処理ユニットのデータラッチを制御す
   る転送制御装置間で、転送要求信号とそれに対する応答
   信号を交換するハンドシェイク方式にてデータを処理す
   る情報処理装置において、転送制御装置間の転送要求信
   号線上に電圧制御形の遅延回路を設けたことを特徴とす
   る情報処理装置。