JPH05283984A - 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 - Google Patents
単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路Info
- Publication number
- JPH05283984A JPH05283984A JP5017294A JP1729493A JPH05283984A JP H05283984 A JPH05283984 A JP H05283984A JP 5017294 A JP5017294 A JP 5017294A JP 1729493 A JP1729493 A JP 1729493A JP H05283984 A JPH05283984 A JP H05283984A
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- transistor
- transistors
- source
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000008571 general function Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
- H03K3/35625—Bistable circuits of the primary-secondary type using complementary field-effect transistors
Abstract
(57)【要約】 （修正有）
【目的】 「レース・スルー」の問題を解消する。
【構成】 クロックはマスターラッチ１０ではＮＭＯＳ
デバイスへそしてスレーブラッチではＰＭＯＳデバイス
へ送られる。入力Ｄｍが「１」の値（高レベル）に変化
すると、トランジスタ２０はオフとなり、Ｎチャンネル
トランジスタ２１及び２３はＤＣ比率を生じることなく
ノード２４をＶｓｓへ引っ張る。Ｃｍが「０」（低レベ
ル）へ移行して戻ると、次のＣｍクロックサイクルまで
ノード２４にはデータ（「１」又は「０」）が記憶され
る。入力Ｄｓが「０」の値（低レベル）に変化すると、
トランジスタ３０はオンとなり、トランジスタ３０及び
３２はＤＣ比率を生じることなくノード３４をＶｄｄへ
引っ張る。クロックＣｓが「１」（高レベル）へ移行し
て戻ると、次のクロックサイクルまでノード３４にはそ
のとき存在するデータが記憶される。
デバイスへそしてスレーブラッチではＰＭＯＳデバイス
へ送られる。入力Ｄｍが「１」の値（高レベル）に変化
すると、トランジスタ２０はオフとなり、Ｎチャンネル
トランジスタ２１及び２３はＤＣ比率を生じることなく
ノード２４をＶｓｓへ引っ張る。Ｃｍが「０」（低レベ
ル）へ移行して戻ると、次のＣｍクロックサイクルまで
ノード２４にはデータ（「１」又は「０」）が記憶され
る。入力Ｄｓが「０」の値（低レベル）に変化すると、
トランジスタ３０はオンとなり、トランジスタ３０及び
３２はＤＣ比率を生じることなくノード３４をＶｄｄへ
引っ張る。クロックＣｓが「１」（高レベル）へ移行し
て戻ると、次のクロックサイクルまでノード３４にはそ
のとき存在するデータが記憶される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路デバイ
スのラッチ回路に係り、より詳細には、単一ワイヤクロ
ックと共に使用するラッチ回路に係る。
スのラッチ回路に係り、より詳細には、単一ワイヤクロ
ックと共に使用するラッチ回路に係る。
【０００２】
【従来の技術】マイクロプロセッサやメモリ回路のよう
な半導体集積回路デバイスにおいてはチップ上の多数の
点に種々のクロックが使用できねばならない。特に、多
相クロックを用いたときには、遅延や相互接続によって
クロックにスキューが生じる。全体的にスキューを低く
して簡単にクロックを発生したり分配したりする１つの
方法は、「単一ワイヤ」クロックを使用することであ
る。即ち、単一のクロック電圧を分配し、クロックサイ
クルの正の部分を用いてＮチャンネルデバイスを活性化
しそしてゼロの部分を用いてＰチャンネルデバイスを活
性化する。単一ワイヤクロックを使用する欠点は、マス
ター／スレーブ対のマスターラッチが開く前にスレーブ
ラッチが閉じなかった場合に、マスター／スレーブの
「レース・スルー（走り抜け状態）」が生じるおそれが
あることである。即ち、単一ワイヤクロックのスキュー
遅延により、マスタークロック（正の半サイクル）は始
まるがスレーブクロック（ゼロレベル）はスレーブラッ
チの位置に依然として存在し、この状態においては、マ
スターラッチの入力からスレーブラッチの出力までデー
タの「レース・スルー」が生じ、スレーブデータ出力を
崩壊することがある。
な半導体集積回路デバイスにおいてはチップ上の多数の
点に種々のクロックが使用できねばならない。特に、多
相クロックを用いたときには、遅延や相互接続によって
クロックにスキューが生じる。全体的にスキューを低く
して簡単にクロックを発生したり分配したりする１つの
方法は、「単一ワイヤ」クロックを使用することであ
る。即ち、単一のクロック電圧を分配し、クロックサイ
クルの正の部分を用いてＮチャンネルデバイスを活性化
しそしてゼロの部分を用いてＰチャンネルデバイスを活
性化する。単一ワイヤクロックを使用する欠点は、マス
ター／スレーブ対のマスターラッチが開く前にスレーブ
ラッチが閉じなかった場合に、マスター／スレーブの
「レース・スルー（走り抜け状態）」が生じるおそれが
あることである。即ち、単一ワイヤクロックのスキュー
遅延により、マスタークロック（正の半サイクル）は始
まるがスレーブクロック（ゼロレベル）はスレーブラッ
チの位置に依然として存在し、この状態においては、マ
スターラッチの入力からスレーブラッチの出力までデー
タの「レース・スルー」が生じ、スレーブデータ出力を
崩壊することがある。
【０００３】
【発明が解決しようとする課題】これまで、ＣＭＯＳラ
ッチにおいては、各ラッチのＰＭＯＳ及びＮＭＯＳデバ
イスをクロックするために真及び補数クロックを使用す
ることが一般的となっている。クロック電圧の補数をと
る（反転する）機能は本来スキューを招き、従って、従
来のＣＭＯＳラッチは「レース・スルー」の問題を生じ
る傾向がある。
ッチにおいては、各ラッチのＰＭＯＳ及びＮＭＯＳデバ
イスをクロックするために真及び補数クロックを使用す
ることが一般的となっている。クロック電圧の補数をと
る（反転する）機能は本来スキューを招き、従って、従
来のＣＭＯＳラッチは「レース・スルー」の問題を生じ
る傾向がある。
【０００４】このレース・スルーの問題を軽減する方法
は、単一ワイヤクロックを各ラッチにおいて１つの形式
のデバイスのみに供給し、即ち、マスターラッチにおい
てはＮチャンネルトランジスタのみにクロックを送り、
スレーブラッチにおいてはＰチャンネルトランジスタの
みにクロックを送るようにすることである。一般に、Ｍ
ＯＳトランジスタのゲートにクロック及びデータ入力を
供給することにより高インピーダンス入力を設けること
が好ましい。又、ラッチの出力を非ダイナミックノード
とすることが好ましい。
は、単一ワイヤクロックを各ラッチにおいて１つの形式
のデバイスのみに供給し、即ち、マスターラッチにおい
てはＮチャンネルトランジスタのみにクロックを送り、
スレーブラッチにおいてはＰチャンネルトランジスタの
みにクロックを送るようにすることである。一般に、Ｍ
ＯＳトランジスタのゲートにクロック及びデータ入力を
供給することにより高インピーダンス入力を設けること
が好ましい。又、ラッチの出力を非ダイナミックノード
とすることが好ましい。
【０００５】これまでに実施されたＣＭＯＳラッチに対
する別の欠点は、ＮＭＯＳデバイスのみが良好な「１」
レベルを通さず、そしてＰＭＯＳデバイスのみが良好な
ゼロレベルを通さないことである。このレベルを全レー
ルに復帰する助けとして、フィードバックを使用できる
が、これは一般にクロックされるデバイスとフィードバ
ックデバイスとの間にＤＣ比率を招く。或いは又、ＤＣ
比率をもたない多段ラッチを使用することもできるが、
このようなラッチは通常入力から出力まで不当な数のゲ
ート遅延を招く上に、複雑で、しかも、その機能を達成
するのに非常に多数のトランジスタデバイスを必要とす
る。
する別の欠点は、ＮＭＯＳデバイスのみが良好な「１」
レベルを通さず、そしてＰＭＯＳデバイスのみが良好な
ゼロレベルを通さないことである。このレベルを全レー
ルに復帰する助けとして、フィードバックを使用できる
が、これは一般にクロックされるデバイスとフィードバ
ックデバイスとの間にＤＣ比率を招く。或いは又、ＤＣ
比率をもたない多段ラッチを使用することもできるが、
このようなラッチは通常入力から出力まで不当な数のゲ
ート遅延を招く上に、複雑で、しかも、その機能を達成
するのに非常に多数のトランジスタデバイスを必要とす
る。
【０００６】
【課題を解決するための手段】本発明の一実施例によれ
ば、マスター／スレーブラッチ回路は単一ワイヤクロッ
クを使用し、クロックはマスターラッチのＮチャンネル
トランジスタ及びスレーブラッチのＰチャンネルトラン
ジスタのみに送られるだけであり、従って、クロックス
キューの場合のレース・スルーの問題が軽減される。Ｐ
チャンネルトランジスタは各回路において高レベル側を
供給電圧まで引っ張るのに使用されそしてＮチャンネル
トランジスタは低レベル側においてゼロ電圧レベルを確
保するのに使用されるので、回路は比率なしの動作とな
る。各ラッチへの入力は、Ｐチャンネルプルアップ及び
Ｎチャンネルプルダウンのゲートへ送られ、一方、記憶
ノードは２つのクロックされるトランジスタ間である。
記憶ノードのレベルは反転され、そしてクロックされる
トランジスタの１つ、即ちマスターラッチについては高
レベル側の１つそしてスレーブラッチについては低レベ
ル側の１にまたがるトランジスタへフィードバックさ
れ、これらフィードバックトランジスタは比率なし(rat
ioless) 構成をサポートするチャンネル型のものであ
る。
ば、マスター／スレーブラッチ回路は単一ワイヤクロッ
クを使用し、クロックはマスターラッチのＮチャンネル
トランジスタ及びスレーブラッチのＰチャンネルトラン
ジスタのみに送られるだけであり、従って、クロックス
キューの場合のレース・スルーの問題が軽減される。Ｐ
チャンネルトランジスタは各回路において高レベル側を
供給電圧まで引っ張るのに使用されそしてＮチャンネル
トランジスタは低レベル側においてゼロ電圧レベルを確
保するのに使用されるので、回路は比率なしの動作とな
る。各ラッチへの入力は、Ｐチャンネルプルアップ及び
Ｎチャンネルプルダウンのゲートへ送られ、一方、記憶
ノードは２つのクロックされるトランジスタ間である。
記憶ノードのレベルは反転され、そしてクロックされる
トランジスタの１つ、即ちマスターラッチについては高
レベル側の１つそしてスレーブラッチについては低レベ
ル側の１にまたがるトランジスタへフィードバックさ
れ、これらフィードバックトランジスタは比率なし(rat
ioless) 構成をサポートするチャンネル型のものであ
る。
【０００７】本発明の新規な特徴と考えられるものは特
許請求の範囲に規定する。しかしながら、本発明それ自
体、並びに他の特徴及び効果は、添付図面を参照した特
定の実施例の詳細な説明より最も良く理解されよう。
許請求の範囲に規定する。しかしながら、本発明それ自
体、並びに他の特徴及び効果は、添付図面を参照した特
定の実施例の詳細な説明より最も良く理解されよう。
【０００８】
【実施例】図１には、マスターフリップ−フロップ即ち
ラッチ１０とスレーブフリップ−フロップ即ちラッチ１
１とを有する回路が示されており、これらのラッチは両
方ともＤＱ型の簡単な透過式ラッチである。マスターラ
ッチ１０は、ライン１２を経てデータ入力Ｄｍを受け取
り、ライン１３を経てクロック入力Ｃｍを受け取りそし
てライン１４に出力Ｑｍを発生する。スレーブラッチ１
１は、マスターからのＱｍ出力である入力Ｄｓをライン
１４から受け取り、クロックＣｓを受け取りそしてライ
ン１５にＱｓ出力を発生する。このクロック構成は、ク
ロックソース１６がライン１３を経てマスターラッチへ
クロックＣｍを発生すると共にライン１７を経てスレー
ブラッチへもクロックＣｓを生じさせるという点で「単
一ワイヤ」型のものである。理想的には、クロック入力
１３及び１７は同じ位相であるが、ブロック１８で生じ
る遅延ｔによって表されたようにチップに対してクロッ
クを分配することによりクロックのスキューが生じるこ
とがある。クロック波形Ｃｍ及びＣｓが図２に示されて
おり、これらのクロックは、同相ではなくて量ｔだけス
キューされている。
ラッチ１０とスレーブフリップ−フロップ即ちラッチ１
１とを有する回路が示されており、これらのラッチは両
方ともＤＱ型の簡単な透過式ラッチである。マスターラ
ッチ１０は、ライン１２を経てデータ入力Ｄｍを受け取
り、ライン１３を経てクロック入力Ｃｍを受け取りそし
てライン１４に出力Ｑｍを発生する。スレーブラッチ１
１は、マスターからのＱｍ出力である入力Ｄｓをライン
１４から受け取り、クロックＣｓを受け取りそしてライ
ン１５にＱｓ出力を発生する。このクロック構成は、ク
ロックソース１６がライン１３を経てマスターラッチへ
クロックＣｍを発生すると共にライン１７を経てスレー
ブラッチへもクロックＣｓを生じさせるという点で「単
一ワイヤ」型のものである。理想的には、クロック入力
１３及び１７は同じ位相であるが、ブロック１８で生じ
る遅延ｔによって表されたようにチップに対してクロッ
クを分配することによりクロックのスキューが生じるこ
とがある。クロック波形Ｃｍ及びＣｓが図２に示されて
おり、これらのクロックは、同相ではなくて量ｔだけス
キューされている。
【０００９】動作中、図１の回路のデータは、クロック
入力Ｃｍが高レベルであるときに、入力Ｄｍから出力Ｑ
ｍへと送られ、クロック入力Ｃｓが低レベルであるとき
に、入力Ｄｓから出力Ｑｓへ送られる。即ち、ラッチ１
０及び１１の各々は透過式タッチである。転送回路１８
によってスキュー遅延が導入される場合には、Ｃｓがま
だ低レベルである間にＣｍが高レベルになったときにレ
ース・スルーの問題が生じる。この状態においては、ク
ロックＣｓが高レベルになる前の時間ｔ中に、Ｄｍの値
が出力Ｑｍ、入力Ｄｓを経て出力Ｑｓへ伝播される。こ
れによりデータが崩壊される。というのは、クロックＣ
ｓが次の半サイクル中に低レベルになるまでスレーブス
イッチが切り換わるとは考えられないからである。
入力Ｃｍが高レベルであるときに、入力Ｄｍから出力Ｑ
ｍへと送られ、クロック入力Ｃｓが低レベルであるとき
に、入力Ｄｓから出力Ｑｓへ送られる。即ち、ラッチ１
０及び１１の各々は透過式タッチである。転送回路１８
によってスキュー遅延が導入される場合には、Ｃｓがま
だ低レベルである間にＣｍが高レベルになったときにレ
ース・スルーの問題が生じる。この状態においては、ク
ロックＣｓが高レベルになる前の時間ｔ中に、Ｄｍの値
が出力Ｑｍ、入力Ｄｓを経て出力Ｑｓへ伝播される。こ
れによりデータが崩壊される。というのは、クロックＣ
ｓが次の半サイクル中に低レベルになるまでスレーブス
イッチが切り換わるとは考えられないからである。
【００１０】本発明の一実施例によれば、図３におい
て、マスター／スレーブラッチ回路１０及び１１の対は
ＣＭＯＳ技術を用いて構成され、クロックは各ラッチに
おける１つのデバイス形式のみへ送られ、即ちマスター
ラッチ１０ではＮＭＯＳデバイスへそしてスレーブラッ
チではＰＭＯＳデバイスへ送られる。マスターラッチ１
０は、データ入力Ｄｍをそれらのゲートで受け取る一対
のＰ及びＮチャンネルトランジスタ２０及び２１を備え
ており、クロック入力Ｃｍは、これら入力トランジスタ
２０及び２１のソース−ドレイン路に直列な一対のＮチ
ャンネルトランジスタ２２及び２３のゲートに送られ
る。従って、クロックＣｍが高レベルであるときには、
Ｘｍ中間ノード２４が入力Ｄｍの逆数となり、クロック
Ｃｍが低レベルになると、この出力ノード２４は移行時
に存在する値に保持される。ラッチの出力Ｑｍは、イン
バータ２５によりノード２４の反転された値となる。出
力ＱｍをゲートにもつＰチャンネルトランジスタ２６に
よってクロックトランジスタ２２へフィードバックが与
えられ、ノード２４がＰチャンネルトランジスタ２０に
よって高レベルに引っ張られると（入力Ｄｍは低レベ
ル）、トランジスタ２６がオンになり（インバータ２５
の切り換え点に達するや否や）、ノード２４は終始Ｖｄ
ｄに引っ張られる。ここで、入力Ｄｍが「１」の値（高
レベル）に変化すると、トランジスタ２０はオフとな
り、Ｎチャンネルトランジスタ２１及び２３はＤＣ比率
を生じることなくノード２４をＶｓｓへ引っ張る。Ｃｍ
が「０」（低レベル）へ移行して戻ると、次のＣｍクロ
ックサイクルまでノード２４にはデータ（「１」又は
「０」）が記憶される。
て、マスター／スレーブラッチ回路１０及び１１の対は
ＣＭＯＳ技術を用いて構成され、クロックは各ラッチに
おける１つのデバイス形式のみへ送られ、即ちマスター
ラッチ１０ではＮＭＯＳデバイスへそしてスレーブラッ
チではＰＭＯＳデバイスへ送られる。マスターラッチ１
０は、データ入力Ｄｍをそれらのゲートで受け取る一対
のＰ及びＮチャンネルトランジスタ２０及び２１を備え
ており、クロック入力Ｃｍは、これら入力トランジスタ
２０及び２１のソース−ドレイン路に直列な一対のＮチ
ャンネルトランジスタ２２及び２３のゲートに送られ
る。従って、クロックＣｍが高レベルであるときには、
Ｘｍ中間ノード２４が入力Ｄｍの逆数となり、クロック
Ｃｍが低レベルになると、この出力ノード２４は移行時
に存在する値に保持される。ラッチの出力Ｑｍは、イン
バータ２５によりノード２４の反転された値となる。出
力ＱｍをゲートにもつＰチャンネルトランジスタ２６に
よってクロックトランジスタ２２へフィードバックが与
えられ、ノード２４がＰチャンネルトランジスタ２０に
よって高レベルに引っ張られると（入力Ｄｍは低レベ
ル）、トランジスタ２６がオンになり（インバータ２５
の切り換え点に達するや否や）、ノード２４は終始Ｖｄ
ｄに引っ張られる。ここで、入力Ｄｍが「１」の値（高
レベル）に変化すると、トランジスタ２０はオフとな
り、Ｎチャンネルトランジスタ２１及び２３はＤＣ比率
を生じることなくノード２４をＶｓｓへ引っ張る。Ｃｍ
が「０」（低レベル）へ移行して戻ると、次のＣｍクロ
ックサイクルまでノード２４にはデータ（「１」又は
「０」）が記憶される。
【００１１】スレーブラッチ１１は、データ入力Ｄｓを
それらのゲートで受け取る一対のＰ及びＮチャンネルト
ランジスタ３０及び３１を備え、クロック入力Ｃｓは、
これら入力トランジスタ３０及び３１のソース−ドレイ
ン路に直列な一対のＰチャンネルトランジスタ３２及び
３３のゲートに送られる。クロックＣｓが低レベルであ
るときには、トランジスタ３２及び３３がオンになり、
Ｘｓ中間ノード３４が入力Ｄｓの逆数となる。クロック
Ｃｓがゼロレベルでありそして入力Ｄｓが１レベルであ
るときには、トランジスタ３１及び３３がＸｓを低レベ
ルに引っ張る。ノードＸｓがインバータ３５の切り換え
点に到達すると、Ｑｓが高レベルとなりそしてトランジ
スタ３６を通るフィードバックによりノードＸｓを終始
ゼロに引っ張る。ここで、入力Ｄｓが「０」の値（低レ
ベル）に変化すると、トランジスタ３０はオンとなり、
トランジスタ３０及び３２はＤＣ比率を生じることなく
ノード３４をＶｄｄへ引っ張る。クロックＣｓが「１」
（高レベル）へ移行して戻ると、次のクロックサイクル
までノード３４にはそのとき存在するデータが記憶され
る。。
それらのゲートで受け取る一対のＰ及びＮチャンネルト
ランジスタ３０及び３１を備え、クロック入力Ｃｓは、
これら入力トランジスタ３０及び３１のソース−ドレイ
ン路に直列な一対のＰチャンネルトランジスタ３２及び
３３のゲートに送られる。クロックＣｓが低レベルであ
るときには、トランジスタ３２及び３３がオンになり、
Ｘｓ中間ノード３４が入力Ｄｓの逆数となる。クロック
Ｃｓがゼロレベルでありそして入力Ｄｓが１レベルであ
るときには、トランジスタ３１及び３３がＸｓを低レベ
ルに引っ張る。ノードＸｓがインバータ３５の切り換え
点に到達すると、Ｑｓが高レベルとなりそしてトランジ
スタ３６を通るフィードバックによりノードＸｓを終始
ゼロに引っ張る。ここで、入力Ｄｓが「０」の値（低レ
ベル）に変化すると、トランジスタ３０はオンとなり、
トランジスタ３０及び３２はＤＣ比率を生じることなく
ノード３４をＶｄｄへ引っ張る。クロックＣｓが「１」
（高レベル）へ移行して戻ると、次のクロックサイクル
までノード３４にはそのとき存在するデータが記憶され
る。。
【００１２】図２の回路では、マスターラッチ１０のＮ
チャンネルトランジスタ２２及び２３のみと、スレーブ
ラッチ１１のＰチャンネルトランジスタ３２及び３３の
みにクロックが送られるだけであるから、レース・スル
ーの問題が軽減される。ＭＯＳトランジスタのゲート
は、入力トランジスタ２０、２１又は３０、３１におい
て駆動されるだけであるから、両ラッチ回路に高インピ
ーダンス入力が与えられる。出力はインバータ２５及び
３５によってバッファされるので、記憶ノード２４及び
３４に負荷がかかることはない。各ラッチの入力から出
力までに２つのゲート遅延しかない（入力トランジスタ
２１、２０又は３１、３０と、インバータ２５又は３
５）。Ｐチャンネルトランジスタ２０はマスターラッチ
の低レベルに向かう遷移においてＰチャンネルトランジ
スタ２６をデカップルしそしてＮチャンネルトランジス
タ３１はスレーブラッチの高レベルに向かう遷移におい
てＮチャンネルトランジスタ３６をデカップルするの
で、ＤＣ比率は生じない。各ラッチ回路のトランジスタ
の数は７であり（インバータ２５又は３５を２つのトラ
ンジスタと数える）、従って、デバイスの個数は、この
一般的機能の他の回路に比して比較的僅かである。
チャンネルトランジスタ２２及び２３のみと、スレーブ
ラッチ１１のＰチャンネルトランジスタ３２及び３３の
みにクロックが送られるだけであるから、レース・スル
ーの問題が軽減される。ＭＯＳトランジスタのゲート
は、入力トランジスタ２０、２１又は３０、３１におい
て駆動されるだけであるから、両ラッチ回路に高インピ
ーダンス入力が与えられる。出力はインバータ２５及び
３５によってバッファされるので、記憶ノード２４及び
３４に負荷がかかることはない。各ラッチの入力から出
力までに２つのゲート遅延しかない（入力トランジスタ
２１、２０又は３１、３０と、インバータ２５又は３
５）。Ｐチャンネルトランジスタ２０はマスターラッチ
の低レベルに向かう遷移においてＰチャンネルトランジ
スタ２６をデカップルしそしてＮチャンネルトランジス
タ３１はスレーブラッチの高レベルに向かう遷移におい
てＮチャンネルトランジスタ３６をデカップルするの
で、ＤＣ比率は生じない。各ラッチ回路のトランジスタ
の数は７であり（インバータ２５又は３５を２つのトラ
ンジスタと数える）、従って、デバイスの個数は、この
一般的機能の他の回路に比して比較的僅かである。
【００１３】特定の実施例について本発明を説明した
が、本発明をこれに限定するものではない。当業者であ
れば、上記説明を参照することにより、上記した実施例
の種々の変更や別の実施例が明らかとなろう。それ故、
本発明の範囲内に入るこれらの変更や別の実施例は、特
許請求の範囲に包含されるものとする。
が、本発明をこれに限定するものではない。当業者であ
れば、上記説明を参照することにより、上記した実施例
の種々の変更や別の実施例が明らかとなろう。それ故、
本発明の範囲内に入るこれらの変更や別の実施例は、特
許請求の範囲に包含されるものとする。
【００１４】
【発明の効果】半導体集積回路のラッチ回路において
は、種々のクロックが集積回路内で使用できねばならな
い。特に多数のクロックがある場合には、遅延や相互接
続によりクロックに「スキュー」が生じると分かってい
る。
は、種々のクロックが集積回路内で使用できねばならな
い。特に多数のクロックがある場合には、遅延や相互接
続によりクロックに「スキュー」が生じると分かってい
る。
【００１５】その解決策として、本発明は単一ワイヤク
ロックを使用するが、これにはマスター／スレーブのレ
ース・スルー（走り抜け状態）を生じるという欠点があ
る。レース・スルーがあると、スレーブデータ出力が不
所望にも歪められる。以上の説明では、単一ワイヤクロ
ック構成におけるレース・スルーを排除する装置及び方
法について述べた。上記した構成では、クロックがマス
ターラッチのＮチャンネルトランジスタのみと、スレー
ブラッチのＰチャンネルトランジスタのみに送られるこ
とにより、レース・スルー現象が回避される。
ロックを使用するが、これにはマスター／スレーブのレ
ース・スルー（走り抜け状態）を生じるという欠点があ
る。レース・スルーがあると、スレーブデータ出力が不
所望にも歪められる。以上の説明では、単一ワイヤクロ
ック構成におけるレース・スルーを排除する装置及び方
法について述べた。上記した構成では、クロックがマス
ターラッチのＮチャンネルトランジスタのみと、スレー
ブラッチのＰチャンネルトランジスタのみに送られるこ
とにより、レース・スルー現象が回避される。
【図１】本発明の特徴によるマスター／スレーブラッチ
回路のブロック図の形態の電気回路図である。
回路のブロック図の形態の電気回路図である。
【図２】図１の回路に使用するクロック電圧を示すタイ
ミング図である。
ミング図である。
【図３】本発明の一実施例による図１のマスター／スレ
ーブラッチ回路の電気回路図である。
ーブラッチ回路の電気回路図である。
１０ マスターラッチ １２、１４、１５ ライン １１ スレーブラッチ １６ クロックソース １８ 遅延ブロック ２０、２１ Ｐ及びＮチャンネルトランジスタ ２２、２３ Ｎチャンネルトランジスタ ２４ ノード ２５ インバータ ２６ Ｐチャンネルトランジスタ ３０、３１ Ｐ及びＮチャンネルトランジスタ ３２、３３ Ｐチャンネルトランジスタ ３４ ノード ３５ インバータ ３６ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィドヤ ラジャゴパラン アメリカ合衆国 マサチューセッツ州 01749ハドソン 16シー メイン ストリ ート 425
Claims (6)
- 【請求項１】 ａ）第１、第２、第３及び第４のトラン
ジスタを有する第１のラッチ回路を備え、各トランジス
タは、ソース−ドレイン路とゲートとを有しており、上
記トランジスタの上記ソース−ドレイン路は電源の端子
間にその名前の順序で直列に接続され、上記第２と第３
のトランジスタの間の接合部はインバータを通して上記
第１ラッチ回路の出力に接続され、上記第１ラッチ回路
の出力は第５トランジスタのゲートに接続され、該第５
トランジスタはそのソース−ドレイン路が上記第２トラ
ンジスタにまたがって接続され、上記第１及び第４トラ
ンジスタは互いに逆のチャンネル導電型のものであり、
上記第１及び第４トランジスタの上記ゲートは論理入力
に接続されており、 ｂ）第１、第２、第３及び第４のトランジスタを有する
第２のラッチ回路を更に備え、各トランジスタは、ソー
ス−ドレイン路とゲートとを有しており、上記トランジ
スタの上記ソース−ドレイン路は電源の端子間にその名
前の順序で直列に接続され、上記第２と第３のトランジ
スタの間の接合部はインバータを通して上記第２ラッチ
回路の出力に接続され、上記第２ラッチ回路の出力は第
５トランジスタのゲートに接続され、該第５トランジス
タはそのソース−ドレイン路が上記第３トランジスタに
またがって接続され、上記第２ラッチ回路の上記第１及
び第４トランジスタは互いに逆のチャンネル導電型のも
のであり、上記第２ラッチ回路の上記第１及び第４トラ
ンジスタの上記ゲートは上記第１ラッチ回路の上記出力
に接続され、 ｃ）上記第１ラッチ回路の上記第２及び第３トランジス
タの上記ゲートと、上記第２ラッチ回路の上記第２及び
第３トランジスタの上記ゲートとに接続された単一クロ
ック電圧を更に備え、上記第１ラッチ回路の上記第２及
び第３トランジスタは、上記第２ラッチ回路の上記第２
及び第３トランジスタとは逆のチャンネル導電型のもの
であることを特徴とするＣＭＯＳ論理回路。 - 【請求項２】 上記第１ラッチ回路の上記第２及び第３
トランジスタはＮチャンネルであり、上記第２ラッチ回
路の上記第２及び第３トランジスタはＰチャンネルであ
り、上記第１ラッチ回路の上記第５トランジスタはＰチ
ャンネルであり、上記第２ラッチ回路の上記第５トラン
ジスタはＮチャンネルであり、上記第１及び第２ラッチ
回路の上記第１トランジスタはＰチャンネルであり、そ
して上記上記第１及び第２ラッチ回路の上記第４トラン
ジスタはＮチャンネルである請求項１に記載の回路。 - 【請求項３】 上記クロック電圧は第１状態と第２状態
とを有し、上記第１ラッチ回路は上記第１状態の間にデ
ータを通しそして上記第２状態の間はラッチし、上記第
２ラッチ回路は上記第２状態の間にデータを通しそして
上記第１状態の間はラッチし、上記第１状態は正電圧で
ありそして第２状態はゼロ電圧である請求項１に記載の
回路。 - 【請求項４】 ａ）マスターラッチ回路を備え、該マス
ターラッチ回路は、第１のクロック式Ｎチャンネルトラ
ンジスタと直列な第１の入力Ｐチャンネルトランジスタ
を有し、これらの第１トランジスタはそのソース−ドレ
イン路が電源の１つの端子と中間ノードとの間に直列で
あり、更に、上記マスターラッチ回路は、第２のクロッ
ク式Ｎチャンネルトランジスタと直列な第２の入力Ｎチ
ャンネルトランジスタを有し、これらの第２トランジス
タはそのソース−ドレイン路が電源の別の端子と上記中
間ノードとの間に直列であり、上記中間ノードはインバ
ータを通して上記マスターラッチ回路の出力に接続さ
れ、上記マスターラッチ回路のこの出力は第３のＰチャ
ンネルトランジスタのゲートに接続され、該トランジス
タのソース−ドレイン路は上記第１のクロック式トラン
ジスタにまたがって接続され、上記第１及び第２トラン
ジスタのゲートは回路入力に接続され、 ｂ）スレーブラッチ回路を更に備え、該スレーブラッチ
回路は、第１のクロック式Ｐチャンネルトランジスタと
直列な第１の入力Ｐチャンネルトランジスタを有し、こ
れらの第１トランジスタはそのソース−ドレイン路が電
源の１つの端子と中間ノードとの間に直列であり、更
に、上記スレーブラッチ回路は、第２のクロック式Ｐチ
ャンネルトランジスタと直列な第２の入力Ｎチャンネル
トランジスタを有し、これら第２トランジスタはそのソ
ース−ドレイン路が電源の別の端子と上記中間ノードと
の間に直列であり、上記中間ノードはインバータを通し
て上記スレーブラッチ回路の出力に接続され、上記スレ
ーブラッチ回路のこの出力は第３のＮチャンネルトラン
ジスタのゲートに接続され、該トランジスタのソース−
ドレイン路は上記第２のクロック式トランジスタにまた
がって接続され、上記第１及び第２トランジスタのゲー
トは上記マスターラッチ回路の上記出力に接続されてお
り、 ｃ）上記マスターラッチ回路の上記第１及び第２のクロ
ック式トランジスタのゲートと、上記スレーブラッチ回
路の上記第１及び第２のクロック式トランジスタのゲー
トとに接続された単一クロック電圧を更に備えたことを
特徴とするＣＭＯＳマスター／スレーブラッチ回路。 - 【請求項５】 上記クロック電圧は第１状態と第２状態
とを有し、上記第１ラッチ回路は上記第１状態の間にデ
ータを通しそして上記第２状態の間はラッチし、上記第
２ラッチ回路は上記第２状態の間にデータを通しそして
上記第１状態の間はラッチし、上記第１状態は正電圧
で、第２状態はゼロ電圧であり、上記電源の上記１つの
端子は正でありそして上記別の端子はアースである請求
項７に記載の回路。 - 【請求項６】 ＣＭＯＳマスター／スレーブラッチ回路
を動作する方法において、 ａ）第１、第２、第３及び第４トランジスタを有するマ
スターラッチ回路の第１及び第４トランジスタのゲート
にデータ入力を供給し、各トランジスタは、ソース−ド
レイン路とゲートとを有し、これらトランジスタの上記
ソース−ドレイン路は電源の端子間にその名前の順序で
直列に接続され、上記第１及び第４トランジスタは互い
に逆のチャンネル導電型のものであり、 ｂ）上記マスターラッチ回路の上記第２トランジスタと
第３トランジスタとの間の接合部をインバータを経て上
記マスターラッチ回路の出力へ接続し、 ｃ）上記マスターラッチ回路の出力を第５トランジスタ
のゲートへ接続し、該トランジスタのソース／ドレイン
路は上記第２トランジスタにまたがって接続され、上記
第１及び第４トランジスタのゲートは論理入力に接続さ
れ、 ｄ）上記マスターラッチ回路の上記出力を、第１、第
２、第３及び第４トランジスタを有するスレーブラッチ
回路の第１及び第４トランジスタのゲートに供給し、各
トランジスタは、ソース−ドレイン路とゲートとを有
し、これらトランジスタの上記ソース−ドレイン路は電
源の端子間にその名前の順序で直列に接続され、上記ス
レーブラッチ回路の第１及び第４トランジスタは互いに
逆のチャンネル導電型のものであり、 ｅ）上記スレーブラッチ回路の上記第２トランジスタと
第３トランジスタとの間の接合部をインバータを経て上
記スレーブラッチ回路の出力へ接続し、 ｆ）上記スレーブラッチ回路の出力を上記スレーブラッ
チ回路の第５トランジスタのゲートへ接続し、該トラン
ジスタのソース／ドレイン路は上記スレーブラッチ回路
の第３トランジスタにまたがって接続され、 ｇ）上記マスターラッチ回路の上記第２及び第３トラン
ジスタのゲートと、上記スレーブラッチ回路の上記第２
及び第３トランジスタのゲートとに単一クロック電圧を
印加し、上記マスターラッチ回路の上記第２及び第３ト
ランジスタは、上記スレーブラッチ回路の上記第２及び
第３トランジスタとは逆のチャンネル導電型のものであ
ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/832742 | 1992-02-07 | ||
| US07/832,742 US5155382A (en) | 1992-02-07 | 1992-02-07 | Two-stage CMOS latch with single-wire clock |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283984A true JPH05283984A (ja) | 1993-10-29 |
| JP3502116B2 JP3502116B2 (ja) | 2004-03-02 |
Family
ID=25262511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01729493A Expired - Fee Related JP3502116B2 (ja) | 1992-02-07 | 1993-02-04 | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155382A (ja) |
| JP (1) | JP3502116B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555905A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | Ｃｍｏｓ論理ゲート |
| US5416362A (en) * | 1993-09-10 | 1995-05-16 | Unisys Corporation | Transparent flip-flop |
| US5606270A (en) * | 1994-12-16 | 1997-02-25 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charge leakage |
| JP3513376B2 (ja) * | 1997-11-19 | 2004-03-31 | シャープ株式会社 | フリップフロップ回路 |
| US6944784B2 (en) * | 2001-06-29 | 2005-09-13 | Intel Corporation | Flip-flop having multiple clock sources and method therefore |
| US7379491B2 (en) * | 2003-12-24 | 2008-05-27 | Intel Corporation | Flop repeater circuit |
| DE102005044333A1 (de) * | 2005-09-16 | 2007-03-29 | Infineon Technologies Ag | Master-Slave Flip-Flop für den Einsatz in synchronen Schaltungen und Verfahren zum Reduzieren von Stromspitzen beim Einsatz von Master-Slave Flip-Flops in synchronen Schaltungen |
| US7826525B2 (en) * | 2007-02-16 | 2010-11-02 | Illinois Tool Works, Inc. | Pulse-based communication for devices connected to a bus |
| EP3001562B1 (en) * | 2014-09-23 | 2021-09-01 | Nxp B.V. | Fault resistant flip-flop |
| CN104300940B (zh) * | 2014-10-01 | 2017-05-03 | 黑龙江大学 | 利用电路三要素理论的主从跟随器型单边沿k值触发器的构建方法及其电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198917A (ja) * | 1984-03-22 | 1985-10-08 | Nippon Denshi Gijutsu Kk | バイナリ回路 |
| JPS62172430A (ja) * | 1986-01-24 | 1987-07-29 | Fuji Xerox Co Ltd | 割算回路 |
| JPS63125017A (ja) * | 1986-11-14 | 1988-05-28 | Mitsubishi Electric Corp | ３ステ−ト付相補型ｍｏｓ集積回路 |
-
1992
- 1992-02-07 US US07/832,742 patent/US5155382A/en not_active Expired - Lifetime
-
1993
- 1993-02-04 JP JP01729493A patent/JP3502116B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5155382A (en) | 1992-10-13 |
| JP3502116B2 (ja) | 2004-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4843254A (en) | Master-slave flip-flop circuit with three phase clocking | |
| US5867049A (en) | Zero setup time flip flop | |
| US6563357B1 (en) | Level converting latch | |
| US6573775B2 (en) | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers | |
| CA1157111A (en) | Dynamic ratioless circuitry for random logic applications | |
| US6788122B2 (en) | Clock controlled power-down state | |
| US6864733B2 (en) | Data-enabled static flip-flop circuit with no extra forward-path delay penalty | |
| US6781411B2 (en) | Flip flop with reduced leakage current | |
| JPH11186882A (ja) | Ｄフリップフロップ | |
| US20040100307A1 (en) | Circuit for asychronous reset in current mode logic circuits | |
| US5642061A (en) | Short circuit current free dynamic logic clock timing | |
| JP3502116B2 (ja) | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 | |
| JPH10190416A (ja) | フリップフロップ回路 | |
| JPH09312553A (ja) | 論理回路 | |
| US5789956A (en) | Low power flip-flop | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| US6069498A (en) | Clock generator for CMOS circuits with dynamic registers | |
| JP2560698B2 (ja) | ラツチ回路 | |
| US6407604B1 (en) | Register and latch circuits | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH10276069A (ja) | データラッチ回路 | |
| JPH0212412B2 (ja) | ||
| US6377096B1 (en) | Static to dynamic logic interface circuit | |
| JP3235105B2 (ja) | 演算回路 | |
| JPH0157432B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031204 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |