JPH04314229A - ディジタルデータ抽出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フェイズロックドル
ープを用いたディジタルデータ抽出装置に関する。

【０００２】

【従来の技術】従来、データ通信等の分野において、フ
ェイズロックドループ（以下、「ＰＬＬ」という）を用
いたディジタルデータ抽出装置が広く使用されている。

【０００３】まず、図４〜図６を参照しながら、従来の
この種のディジタルデータ抽出装置について説明する。

【０００４】図４は、従来のディジタルデータ抽出装置
の一例を示すものである。入力端子１からの入力データ
Ｄｉｎはタイミング回路２およびＤフリップフロップ（
以下、「ＤＦＦ」という）３に供給される。

【０００５】また、タイミング回路２からのタイミング
パルスＰｔと電圧制御発振器（以下、「ＶＣＯ」という
）５の発振出力Ｐｏとが位相比較器４に供給される。 この位相比較器４からの比較誤差出力はローパスフィル
タ６および直流アンプ７を介してＶＣＯ５に制御電圧と
して帰還され、ＰＬＬが構成される。

【０００６】また、ＶＣＯ５の発振出力Ｐｏは遅延回路
８を介してクロックＣＫとしてＤＦＦ３に供給されると
共に、そのクロックＣＫはクロック出力端子９に出力さ
れる。ＤＦＦ３の出力は抽出データＤｏｕｔとしてデー
タ出力端子１０に出力される。

【０００７】次に、図５および図６を使用して動作を説
明する。タイミング回路２に図５Ａに示すようなデータ
周期Ｔの入力データＤｉｎが供給されると、タイミング
回路２では入力データＤｉｎを遅延量Ｄだけ遅らせたデ
ータを形成し、この遅らせたデータと入力データＤｉｎ
との排他的論理和をとって、同図Ｂに示すようなパルス
幅ＤのタイミングパルスＰｔが形成される。なお、図示
の例ではパルス幅ＤをＴ／２に設定しているが、一般に
は０＜Ｄ＜Ｔであればよい。

【０００８】タイミング回路２からのタイミングパルス
ＰｔはＶＣＯ５（その自由発振周波数は予め入力データ
のクロック周波数ｆｃの近傍に設定される）の発振出力
Ｐｏと位相比較され、位相比較器４からの比較誤差出力
がＶＣＯ５に帰還されて、ＶＣＯ５は、いわゆるロック
イン状態となる。このときのＶＣＯ５の発振出力Ｐｏお
よび位相比較器４の比較誤差出力は、それぞれ図５Ｃお
よびＥに示すようになる。

【０００９】この場合、ＶＣＯ５の発振出力Ｐｏのデュ
ーティ比（ｄｕｔｙｒａｔｉｏ　）が正確に１／２で一
定していれば、発振出力Ｐｏの立ち上がりタイミングは
、タイミングパルスＰｔの立ち下がり（ビットセルの中
心）のタイミングよりもＤ／２だけ進む。

【００１０】ロックイン時に定常的なオフセット誤差が
ある場合、ＶＣＯ５の発振出力Ｐｏおよび位相比較器４
の比較誤差出力は、それぞれ図５ＤおよびＦに示すよう
になる。このような状態はロックインの前にも過渡的に
現われる。

【００１１】なお、図５Ｇの破線および実線は、ロック
インの前および後にローパスフィルタ６より出力される
制御電圧を示している。

【００１２】上述したように、ＶＣＯ５の発振出力Ｐｏ
の立ち上がりタイミングはビットセルの中心のタイミン
グよりもＤ／２＝Ｔ／４だけ進んでいるが、ビットセル
の中心は原則としてデータ抽出に最も適したタイミング
である。そのため、ＶＣＯ５の発振出力Ｐｏは遅延回路
８でＤ／２だけ遅延され（図５Ｈに図示）、ＤＦＦ３に
クロックＣＫとして供給される。これにより、ＤＦＦ３
からは、図５Ｉに示すようにデータＤｏｕｔが抽出され
る。

【００１３】図４に示すデータ抽出装置では、図６Ａに
示すようなデータレート（データ周期Ｔ）の入力データ
Ｄｉｎが供給される場合は、タイミング回路２およびＰ
ＬＬは上述のような所定の動作をする。そのため、タイ
ミングパルスＰｔ、発振出力ＰｏおよびクロックＣＫは
、それぞれ図６Ｂ，ＣおよびＤに示すようになる。

【００１４】ここで、図６Ｅに示すようなデータレート
の小さい入力データＤｉｎが供給される場合を考える。 この場合、タイミングパルスＰｔのパルス幅Ｄと、この
タイミングパルスＰｔの立ち下がりタイミングに対する
発振出力Ｐｏの立ち上がりタイミングの時間差Ｄ／２は
変わらない（図６ＦおよびＧに図示）。これに対して、
クロックＣＫは発振出力ＰｏがＤ／２だけ遅延されて形
成されるので、図６Ｈに示すように、その立ち上がりタ
イミングは最適抽出タイミング（ビットセルの中心のタ
イミング）より前にずれる。

【００１５】データレートの大きい入力データＤｉｎに
関しては、上述とは逆に、クロックＣＫの立ち上がりタ
イミングは最適抽出タイミングより後にずれる。

【００１６】このような問題を解決するため、本出願人
は、図７や図９に示すようなデータ抽出装置を提案した
。これらの図において、図４と対応する部分には同一符
号を付して重複説明を省略する。

【００１７】まず、図７の例について説明する。５Ｂは
ＶＣＯであり、正相および逆相の発振出力Ｐｏ＋，Ｐｏ
−が得られる。発振出力Ｐｏ＋は位相比較器４に供給さ
れ、発振出力Ｐｏ−はＤＦＦ３にクロックＣＫとして供
給されると共に、クロック出力端子９に出力される。ま
た、入力データＤｉｎは遅延回路８でＤ／２だけ遅延さ
れてＤＦＦ３に供給される。その他の構成は、図４の例
と同様である。

【００１８】次に、図８を使用して動作を説明する。図
８Ａに示すようなデータ周期Ｔの入力データＤｉｎが供
給されると、タイミング回路２からのタイミングパルス
ＰｔおよびＶＣＯ５Ｂの発振出力Ｐｏ＋は、図４の例で
説明したと同様に、図８ＢおよびＣに示すようになる。

【００１９】クロックＣＫ（発振出力Ｐｏ−）は、同図
Ｄに示すように、その立ち上がりタイミングが入力デー
タＤｉｎのビットセルの中心のタイミングよりＤ／２だ
け進んだものとなる。ＤＦＦ３には入力データＤｉｎが
遅延回路８でＤ／２だけ遅延されて供給される（図８Ｅ
に図示）。クロックＣＫの立ち上がりタイミングはこの
遅延された入力データＤｉｎ′のビットセルの中心のタ
イミングと一致したものとなり、ＤＦＦ３では最適タイ
ミングでデータＤｏｕｔが抽出される。

【００２０】データレートの小さい入力データＤｉｎが
供給される場合、遅延回路８で遅延された入力データＤ
ｉｎ′は、図８Ｆに示すようになる。この場合も、図８
Ｇに示すようにクロックＣＫ（発振出力Ｐｏ−）の立ち
上がりタイミングは、遅延された入力データＤｉｎ′の
ビットセルの中心のタイミングと一致したものとなり、
ＤＦＦ３では最適タイミングでデータＤｏｕｔが抽出さ
れる。

【００２１】データレートの大きい入力データＤｉｎが
供給される場合も、上述と全く同様であり、データレー
トの如何に拘らず、最適タイミングでデータＤｏｕｔを
抽出できる。

【００２２】次に、図９の例について説明する。同図に
おいて、入力データＤｉｎは直接ＤＦＦ３に供給される
と共に、このＤＦＦ３にＶＣＯ５Ｂの正相の発振出力Ｐ
ｏ＋がクロックＣＫとして供給される。また、ＶＣＯ５
Ｂの逆相の発振出力Ｐｏ−は遅延回路８でＤ／２だけ遅
延されて位相比較器４に供給される。その他の構成は図
７の例と同様である。

【００２３】図９の例では、図８Ａに示すような入力デ
ータＤｉｎが供給される場合、遅延回路８で遅延された
ＶＣＯ５Ｂの発振出力Ｐｏ−が、図８Ｃに示した発振出
力Ｐｏ＋と同じ位相関係で位相比較器４に供給されれば
、ＶＣＯ５Ｂはロックインする。このとき、ＶＣＯ５Ｂ
の発振出力Ｐｏ＋，Ｐｏ−の位相関係は、それぞれ図８
ＨおよびＩに示すようになる。

【００２４】図８ＡおよびＨから明らかなように、クロ
ックＣＫ（ＶＣＯ５Ｂの発振出力Ｐｏ＋）の立ち上がり
タイミングは、入力データＤｉｎのビットセルの中心タ
イミングと一致したものとなる。この位相関係はデータ
レートが変動しても変わらないので、図９の例でも、デ
ータレートの如何に拘らず、ＤＦＦ３では最適のタイミ
ングでデータＤｏｕｔを抽出できる。

【００２５】

【発明が解決しようとする課題】ところで、図７、図９
の例では、素子のバラツキの範囲内でＶＣＯ５Ｂの発振
出力Ｐｏ＋，Ｐｏ−のデューティ比を１／２に保つこと
ができるので、データＤｏｕｔの抽出タイミングは入力
データＤｉｎ（Ｄｉｎ′）のビットセル（抽出窓）の中
心にあるものとして考えてきたものである。

【００２６】しかし、素子のバラツキが大きい場合には
、発振出力Ｐｏ＋，Ｐｏ−のデューティ比を１／２に保
つことができず、データＤｏｕｔの抽出タイミングをビ
ットセルの中心とすることができなくなる。また、ビッ
トセルの中心が必ずしも最適エラーレートにならない場
合は、抽出タイミングをビットセルの中心としても最適
エラーレートとはならない。

【００２７】このような場合は、悪化したエラーレート
で我慢するか、あるいは外部に調整用の微少な遅延線を
設ける必要があった。

【００２８】そこで、この発明では、調整に遅延線等を
使用することなく、データ抽出時のエラーレートを最小
とできるようにするものである。

【００２９】

【課題を解決するための手段】この発明は、相補的なタ
イミングを有する１対の出力を発生する電圧制御発振器
と、１対の出力の一方と入力ディジタルデータから抽出
されたクロックとの位相比較を行なう位相比較器とを有
し、位相比較器の出力によって電圧制御発振器の周波数
制御を行なうと共に、１対の出力の他方によってディジ
タルデータの抽出を行なうディジタルデータ抽出装置に
おいて、電圧制御発振器に１対の出力のデューティ比を
可変する手段を設けるものである。

【００３０】

【作用】電圧制御発振器５Ｂの１対の出力Ｐｏ＋，Ｐｏ
−のデューティ比を可変することにより、ディジタルデ
ータの抽出タイミングをエラーレートが最小となるタイ
ミングに調整することができる。つまり、遅延線等を用
いずに抽出時のエラーレートを最小にすることができる
。

【００３１】

【実施例】以下、図１を参照しながら、この発明の一実
施例について説明する。この図１において、図７と対応
する部分には同一符号を付し、その詳細説明は省略する
。

【００３２】本例においては、ＶＣＯ５Ｂに発振出力Ｐ
ｏ＋，Ｐｏ−のデューティ比を可変する手段が設けられ
る。つまり、可変抵抗器ＶＲ１の可動子の位置を動かす
ことで、発振出力Ｐｏ＋，Ｐｏ−のデューティ比を可変
できるように構成される。

【００３３】図２は、ＶＣＯ５Ｂの具体構成を示すもの
である。同図において、ＧＮＤは接地端子、ＶＥＥは負
の直流電圧が供給される電源端子である。Ｃ１はＮＰＮ
形トランジスタＱ７，Ｑ１３のエミッタ間に配されたタ
イミング用のコンデンサである。

【００３４】Ｑ６，Ｑ１２は、それぞれ定電流回路を構
成するＮＰＮ形トランジスタである。そのコレクタ電流
Ｉ１，Ｉ２を可変することで発振周波数を調整できる。 つまり、トランジスタＱ６，Ｑ１２のベースには直流ア
ンプ７（図１参照）より制御電圧ＣＶが供給される。

【００３５】トランジスタＱ６，Ｑ１２のエミッタ間に
は、抵抗器Ｒ１４，可変抵抗器ＶＲ１および抵抗器Ｒ１
５の直列回路が接続される。可変抵抗器ＶＲ１の可動子
位置を動かすことで、トランジスタＱ６，Ｑ１２のエミ
ッタ抵抗が変化し、それぞれコレクタ電流Ｉ１，Ｉ２が
変化する。この場合、一方の電流が増加するとき、他方
の電流は減少する。増加量と減少量とはほぼ等しく、コ
レクタ電流Ｉ１，Ｉ２の総和は制御電圧ＣＶで決まる一
定値となる。

【００３６】次に、図２に示すＶＣＯ５Ｂの発振動作に
ついて説明する。差動の回路がバランスしている状態か
ら、何らかの原因でアンバランスが発生したとする（実
際には、電源投入時に安定点に到る過程、回路のアンバ
ランスにより自動的に発振が始まる）。

【００３７】相対的にＰ１点（トランジスタＱ７のベー
ス）の電位がＰ２点（トランジスタＱ１３のベース）の
電位に比べて若干でも高くなると、トランジスタＱ７が
導通し始め、トランジスタＱ５→Ｑ３→Ｑ２→Ｑ７の正
帰還ループでもってトランジスタＱ７は直ちにオン状態
となる。そして、Ｐ１点の電位はハイレベルに安定し、
Ｐ２点の電位はローレベルに安定する。

【００３８】このように安定した瞬間から、トランジス
タＱ７のエミッタ電位は固定（Ｐ１点の電位−トランジ
スタＱ７のベース・エミッタ間電圧ＶＢＥ）となる。一
方、コンデンサＣ１は実線方向に電流Ｉ２で充電される
ため、トランジスタＱ１３のエミッタ電位は徐々に下が
っていく。このとき、トランジスタＱ１３はオフ状態で
あり、電流は流れない。

【００３９】電流Ｉ２による充電が進むと、トランジス
タＱ１３のベース・エミッタ間電圧ＶＢＥが徐々に大き
くなり、ある瞬間にトランジスタＱ１３が導通し始める
。 その結果、トランジスタＱ１５のベース電位がトランジ
スタＱ５のベース電位より低くなると、状態が反転する
。そして、トランジスタＱ１５→Ｑ１６→Ｑ１８→Ｑ１
３の正帰還ループでもってトランジスタＱ１３は直ちに
オン状態となり、Ｐ２点の電位はハイレベルに安定し、
Ｐ１点の電位はローレベルに安定する。

【００４０】このように安定した状態から、トランジス
タＱ１３のエミッタ電位は固定（Ｐ２点の電位−トラン
ジスタＱ１３のベース・エミッタ間電圧ＶＢＥ）となる
。 一方、コンデンサＣ１は破線方向に電流Ｉ１で充電され
るため、トランジスタＱ７の電位は徐々に下がっていく
。このとき、トランジスタＱ７はオフ状態であり、電流
は流れない。

【００４１】電流Ｉ１による充電が進むと、トランジス
タＱ７のベース・エミッタ間電圧ＶＢＥが徐々に大きく
なり、ある瞬間にトランジスタＱ７が導通し始める。

【００４２】以下、上述したと同様に動作し、トランジ
スタＱ７，Ｑ１３が交互にオンオフする。このとき、ト
ランジスタＱ２１，Ｑ１９が交互にオンオフするため、
トランジスタＱ２２，Ｑ２３のエミッタより相補的なタ
イミングを有する１対の発振出力Ｐｏ＋，Ｐｏ−が出力
される。

【００４３】ここで、トランジスタＱ７，Ｑ１３のエミ
ッタ間の電圧をＶ、コンデンサＣ１の容量をＣ、トラン
ジスタＱ６，Ｑ１２のコレクタ電流Ｉ１，Ｉ２をそれぞ
れＩ、時間をｔとすると、 Ｖ＝Ｉ・ｔ／Ｃ となる。この電圧Ｖが、Ｐ１点とＰ２点の電位差以上に
なると、状態の反転が起こる。

【００４４】また、上述したように可変抵抗器ＶＲ１の
可動子位置を動かすと、トランジスタＱ６，Ｑ１２のコ
レクタ電流Ｉ１，Ｉ２が変化する。上述したように一方
が増加するとき他方が減少し、しかも総和は一定値とな
るので、トランジスタＱ７，Ｑ１３の一方のオン期間が
増加すると、他方のオン期間はその分だけ減少する。し
たがって、周波数を変化させることなく、発振出力Ｐｏ
＋，Ｐｏ−のデューティ比が変更される。

【００４５】なお、温度変化があると回路に流れる電流
が変化し、これにより信号振幅が変化して発振周波数が
変化する。図２の例では、トランジスタＱ１，Ｑ４，Ｑ
１４，Ｑ１７，Ｑ２０のベースに温度変化に対応したバ
イアスＶＲ３を供給して、温度変化による電流変化を吸
収している。

【００４６】図３には、図２の各部の波形例を示してい
る。図３Ａの実線ａはトランジスタＱ７のコレクタ電位
、同図の実線ｂはトランジスタＱ７のベース電位、同図
の破線ｃはトランジスタＱ１３のコレクタ電位、同図の
破線ｄはトランジスタＱ１３のベース電位である。

【００４７】図３Ｂの実線ｅはトランジスタＱ７のエミ
ッタ電位、同図の破線ｆはトランジスタＱ１３のエミッ
タ電位である。それぞれ、電流Ｉ１，Ｉ２が変化するこ
とにより、傾斜の角度が変化する。

【００４８】図３Ｃの実線ｇはトランジスタＱ７のコレ
クタ電流、同図の破線ｈはトランジスタＱ１３のコレク
タ電流である。そして、図３Ｄ，Ｅは、それぞれトラン
ジスタＱ２２，Ｑ２３より出力される発振出力Ｐｏ＋，
Ｐｏ−である。

【００４９】このように本例においては、ＶＣＯ５Ｂの
可変抵抗器ＶＲ１の可動子を動かすことで、発振出力Ｐ
ｏ＋，Ｐｏ−のデューティ比を可変でき、したがってデ
ータＤｏｕｔの抽出タイミングを調整できる（図８Ｄ，
Ｇ参照）。

【００５０】そのため、素子のバラツキが大きく、発振
出力Ｐｏ＋，Ｐｏ−のデューティ比を１／２に保つこと
ができないときは、調整によりデューティ比を１／２と
でき、データＤｏｕｔの抽出タイミングをビットセルの
中心とすることができる。

【００５１】また、ビットセルの中心が必ずしも最適エ
ラーレートにならない場合は、発振出力Ｐｏ＋，Ｐｏ−
のデューティ比の調整により、抽出タイミングをエラー
レートが最小となるタイミングとすることができる。

【００５２】したがって、本例によれば、抽出時のエラ
ーレートを容易に最小とでき、また調整に遅延線等の特
定の素子を使用しないので、安価に構成できる。

【００５３】なお、上述実施例は図７に対応する例を示
したが、図９に対応するものも同様に構成することがで
きる。つまり、この発明は、発振出力Ｐｏ＋，Ｐｏ−の
一方でもって入力データＤｉｎにロックし、他方でもっ
てデータＤｏｕｔを抽出するものに同様に適用すること
ができる。

【００５４】

【発明の効果】この発明によれば、電圧制御発振器の出
力のデューティ比を可変することにより、ディジタルデ
ータの抽出タイミングをエラーレートが最小となるタイ
ミングに調整することができ、抽出時のエラーレートを
最小にすることができる。また、調整に遅延線等の特定
の素子を用いる必要がないので、コストダウンを図るこ
とができる。

【図面の簡単な説明】

【図１】実施例の構成を示すブロック図である。

【図２】ＶＣＯの具体構成を示す接続図である。

【図３】ＶＣＯの各部の波形例を示す図である。

【図４】従来例の構成を示すブロック図である。

【図５】図４の例の動作説明のためのタイムチャートで
ある。

【図６】図４の例の動作説明のためのタイムチャートで
ある。

【図７】従来例の構成を示すブロック図である。

【図８】図７の例の動作説明のためのタイムチャートで
ある。

【図９】従来例の構成を示すブロック図である。

【符号の説明】

１　　　　入力端子 ２　　　　タイミング回路 ３　　　　Ｄフリップフロップ ４　　　　位相比較器 ５Ｂ　　電圧制御発振器 ６　　　　ローパスフィルタ ７　　　　直流アンプ ８　　　　遅延回路 ９　　　　クロック出力端子 １０　　データ出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　相補的なタイミングを有する１対の出
   力を発生する電圧制御発振器と、上記１対の出力の一方
   と入力ディジタルデータから抽出されたクロックとの位
   相比較を行なう位相比較器とを有し、上記位相比較器の
   出力によって上記電圧制御発振器の周波数制御を行なう
   と共に、上記１対の出力の他方によって上記ディジタル
   データの抽出を行なうディジタルデータ抽出装置におい
   て、上記電圧制御発振器に上記１対の出力のデューティ
   比を可変する手段を設けることを特徴とするディジタル
   データ抽出装置。