JPH04315380A - 固定パターンノイズ抑圧装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、増幅型撮像素子など
からなる固体撮像装置固有の固定パターンノイズを高精
度で抑圧する固定パターンノイズ抑圧装置に関する。

【０００２】

【従来の技術】一般に、増幅型撮像素子からの暗時信号
には、該素子固有の固定パターンノイズ（以下ＦＰＮと
略称する）が含まれ、この暗時ＦＰＮは、光の大小に拘
らず、撮像信号にオフセット的に重畳され画質を損ねる
。従来、かかる暗時ＦＰＮを除去する抑圧方式としては
、次のようなＦＰＮ抑圧回路が用いられている。すなわ
ち、図７に示すように、遮光した撮像素子１０１　から
の暗時信号をＡ／Ｄ変換器１０２　でＡ／Ｄ変換してメ
モリ１０３　に予め記録しておき、次いで遮光を解除し
た撮像素子１０１　からの撮像信号をＡ／Ｄ変換器１０
２　でＡ／Ｄ変換し、該撮像信号から前記メモリ１０３
　に記録した暗時信号を減算器１０４　で減算し、該減
算器１０４　の出力をＤ／Ａ変換器１０５　でＤ／Ａ変
換したのちモニタ１０６　へ入力するように構成したＦ
ＰＮ抑圧回路がある。このＦＰＮ抑圧回路は、デジタル
回路で暗時ＦＰＮを減算するデジタル減算ＦＰＮ抑圧方
式と呼ばれている。

【０００３】一方、図８に示しＦＰＮ抑圧回路も知られ
ている。このＦＰＮ抑圧回路は、図５に示したものと同
様に、まず遮光した撮像素子１０１　からの暗時信号を
Ａ／Ｄ変換器１０２　でＡ／Ｄ変換してメモリ１０３　
に記録しておく。次いで遮光を解除した撮像素子１０１
　からの撮像信号より、前記メモリ１０３　に記録した
暗時信号をＤ／Ａ変換器１０５　でＤ／Ａ変換して減算
器１０４　で減算し、該減算器１０４　の出力をモニタ
１０６　へ入力するように構成したもので、アナログ回
路で暗時ＦＰＮを減算して除去する方式なのでアナログ
減算ＦＰＮ抑圧方式と呼ばれている。

【０００４】

【発明が解決しようとする課題】ところで、上記図７に
示したデジタル減算ＦＰＮ抑圧方式のものは、明時の撮
像信号もＡ／Ｄ変換して減算処理を行うため減算精度は
よいが、ダイナミックレンジが狭く、ダイナミックレン
ジを広くしようとすると多ビットの高価なＡ／Ｄ変換器
を必要とするという欠点がある。一方、図８に示したア
ナログ減算ＦＰＮ抑圧方式のものは、明時の撮像信号は
Ａ／Ｄ変換を行わないので、ダイナミックレンジは広い
が、Ａ／Ｄ変換器及びＤ／Ａ変換器の直線性の誤差によ
り減算精度が低下するという欠点がある。

【０００５】本発明は、従来のＦＰＮ抑圧回路における
上記問題点を解消するためになされたもので、広いダイ
ナミックレンジと高減算精度をもつＦＰＮ抑圧装置を提
供することを目的とする。

【０００６】

【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、遮光状態で撮像素子の暗時信号
を読み出しＡ／Ｄ変換して記憶する第１のメモリと、撮
像素子から読み出した撮像信号から前記第１のメモリに
蓄積した暗時信号をＤ／Ａ変換して減算する減算器と、
該減算器の出力をＫ（Ｋ＞１）倍する乗算器とからなる
第１のＦＰＮ抑圧回路と、該第１のＦＰＮ抑圧回路にお
いて暗時信号から暗時ＦＰＮを抑圧した後のＫ倍した残
留ＦＰＮをＡ／Ｄ変換して記憶する第２のメモリと、前
記第１のＦＰＮ抑圧回路でＦＰＮが抑圧された撮像信号
から前記第２のメモリに蓄積した残留ＦＰＮをＤ／Ａ変
換して減算する減算器と、該減算器の出力を１／Ｋ倍す
る除算器とからなる第２のＦＰＮ抑圧回路とでＦＰＮ抑
圧装置を構成するものである。

【０００７】このように構成したＦＰＮ抑圧装置におい
ては、第１のＦＰＮ抑圧回路で、撮像素子からの撮像信
号よりＦＰＮが抑圧され、信号成分と、Ａ／Ｄ変換器の
量子化誤差とＡ／Ｄ変換器及びＤ／Ａ変換器の直線性誤
差による残留ＦＰＮとをＫ倍したものが出力される。第
２のＦＰＮ抑圧回路では、第１のＦＰＮ抑圧回路の前記
出力からＫ倍された前記残留ＦＰＮが除去され、Ｋ倍さ
れた信号成分と、第２のＦＰＮ抑圧回路におけるＡ／Ｄ
変換器の量子化誤差とＡ／Ｄ変換器及びＤ／Ａ変換器の
直線性誤差による残留ＦＰＮとを１／Ｋとした出力、す
なわち信号成分と１／Ｋの第２のＦＰＮ抑圧回路の残留
ＦＰＮが出力され、したがって残留ＦＰＮが１／Ｋとな
ってＳ／Ｎが改善され、また第１及び第２のＦＰＮ抑圧
回路は、いずれもアナログ減算ＦＰＮ抑圧方式なので、
高精度でダイナミックレンジの広いＦＰＮ抑圧装置が実
現できる。

【０００８】

【実施例】次に実施例について説明する。図１は、本発
明に係るＦＰＮ抑圧装置の第１の実施例を示すブロック
構成図である。図において、１は撮像素子、２はサンプ
ルホールド回路、３は遮光した撮像素子１の暗時ＦＰＮ
を取り込みＡ／Ｄ変換するＡ／Ｄ変換器、４はＡ／Ｄ変
換された暗時ＦＰＮを記憶する第１のメモリ、５は第１
のメモリ４に記憶された暗時ＦＰＮをＤ／Ａ変換するた
めのＤ／Ａ変換器、６はサンプルホールド回路、７は遮
光を解除した撮像素子１の撮像信号から前記第１のメモ
リ４に記憶された暗時ＦＰＮを減算するための減算器、
８は減算器７の出力をＫ倍する乗算器であり、これらの
サンプルホールド回路２，Ａ／Ｄ変換器３，第１のメモ
リ４，Ｄ／Ａ変換器５，サンプルホールド回路６，減算
器７及び乗算器８とで第１のＦＰＮ抑圧回路を構成して
いる。

【０００９】９はサンプルホールド回路、１０はＡ／Ｄ
変換器で、前記第１のＦＰＮ抑圧回路のＡ／Ｄ変換器３
の量子化誤差とＡ／Ｄ変換器３及びＤ／Ａ変換器５の直
線性誤差によるＫ倍された残留ＦＰＮを取り込みＡ／Ｄ
変換するものである。１１はＡ／Ｄ変換されたＫ倍され
た残留ＦＰＮを記憶する第２のメモリ、１２は第２のメ
モリに記憶された残留ＦＰＮをＤ／Ａ変換するＤ／Ａ変
換器、１３はサンプルホールド回路、１４は明時の第１
のＦＰＮ抑圧回路の出力から前記第２のメモリ１１に記
憶された残留ＦＰＮを減算するための減算器、１５は減
算器１４の出力を１／Ｋ倍する除算器、１６は除算器１
５の出力を入力するモニタであり、上記サンプルホール
ド回路９，　Ａ／Ｄ変換器１０，　第２のメモリ１１，
　Ｄ／Ａ変換器１２，　サンプルホールド回路１３，　
減算器１４及び除算器１５とで第２のＦＰＮ抑圧回路を
構成している。

【００１０】次にこのように構成されたＦＰＮ抑圧装置
の動作を、図２の信号レベルダイヤ図と図３のフローチ
ャートを参照しながら説明する。まず暗時ＦＰＮを各メ
モリ４，１１に記憶する初期設定動作について説明する
。 撮像素子１を遮光状態にして撮像素子１の暗時信号ＮＳ
　をＳ／Ｈ回路２を介してＡ／Ｄ変換器３でＡ／Ｄ変換
し、第１のメモリ４に記憶する。次いでＡ／Ｄ変換器３
を通さないスルーの暗時信号ＮＳ　と第１のメモリ４に
記憶した暗時信号をＤ／Ａ変換器５とＳ／Ｈ回路６を介
して減算器７で減算処理を行う。その結果、減算器７か
ら撮像素子１の暗時ＦＰＮ（ＮＳ　）が除去され、Ａ／
Ｄ変換器３の量子化誤差とＡ／Ｄ変換器３及びＤ／Ａ変
換器５の直線性誤差による残留ＦＰＮ（Ｎ１　）が出力
される。次いで、この残留ＦＰＮ（Ｎ１　）は乗算器８
でＫ倍され第２のＦＰＮ抑圧回路へ入力される。第２の
ＦＰＮ抑圧回路へ入力されたＫ倍された残留ＦＰＮ（Ｋ
・Ｎ１　）はＳ／Ｈ回路９及びＡ／Ｄ変換器１０を介し
てＡ／Ｄ変換されて第２のメモリ１１に記憶される。以
上の動作で初期設定動作が完了する。

【００１１】次に遮光を解除して撮像素子１からの撮像
信号に対するＦＰＮ抑圧動作について説明する。明時の
撮像信号は、図２の（Ａ）に示すように信号成分Ｓと素
子のＦＰＮ（ＮＳ　）とが加わったものとなっている。 この撮像信号が第１のＦＰＮ抑圧回路に入力されると、
減算器７で第１のメモリ４に記憶されている暗時信号Ｎ
Ｓ　と第１のＦＰＮ抑圧回路の残留ＦＰＮ（Ｎ１　）と
が減算処理され、図２の（Ｂ）に示すように信号成分Ｓ
と残留ＦＰＮ（Ｎ１　）からなる出力信号（Ｓ＋Ｎ１　
）が出力される。なおこの際、Ａ／Ｄ変換器３が８ビッ
トの場合、撮像信号のＦＰＮ成分ＮＳ　を８ビットにな
るように設定しており、残留ＦＰＮ（Ｎ１　）のビット
数をｍとすると、第１のＦＰＮ抑圧回路により撮像信号
のＦＰＮ（ＮＳ　）はｍビット相当に低減されることに
なる。この減算処理によりＦＰＮの低減された出力信号
（Ｓ＋Ｎ１　）を乗算器８でＫ倍する。但し、１＜Ｋ＜
２８−ｍ　とする。これにより乗算器８からは、図２の
（Ｃ）に示すように出力信号Ｋ（Ｓ＋Ｎ１　）が出力さ
れ、残留ＦＰＮはＫ・Ｎ１　となる。

【００１２】次に第１のＦＰＮ抑圧回路の出力信号Ｋ（
Ｓ＋Ｎ１　）が第２のＦＰＮ抑圧回路に入力されると、
減算器１４で第２のメモリ１１に記憶されている第１の
ＦＰＮ抑圧回路の残留ＦＰＮ（Ｋ・Ｎ１　）とが減算処
理され、図２の（Ｄ）に示すようにＫ倍された信号成分
Ｋ・Ｓと第２のＦＰＮ抑圧回路の残留ＦＰＮ（Ｎ２　）
からなる出力信号（Ｋ・Ｓ＋Ｎ２　）が出力される。な
お上記残留ＦＰＮ（Ｎ２　）は、第２のＦＰＮ抑圧回路
のＡ／Ｄ変換器１０及びＤ／Ａ変換器１２の直線性誤差
によるＦＰＮである。次いで上記出力信号（Ｋ・Ｓ＋Ｎ
２　）を除算器１５で１／Ｋ倍の除算処理を行うことに
より、信号成分は元の信号Ｓに戻り、一方残留ＦＰＮは
Ｎ２　／Ｋとなる。残留ＦＰＮ（Ｎ２　）のレベルは第
１のＦＰＮ抑圧回路の残留ＦＰＮ（Ｎ１　）と同等とみ
なせるので、第２のＦＰＮ抑圧回路における残留ＦＰＮ
は、第１のＦＰＮ抑圧回路における残留ＦＰＮと比べて
１／Ｋとすることができる。これによりダイナミックレ
ンジを低減することなく、ＦＰＮ除去精度を向上させる
ことができる。

【００１３】次に第２実施例について説明する。図４は
第２実施例を示すブロック構成図で、図１に示した第１
実施例と同一又は同等の部材には同一符号を付して示し
ている。この実施例は第１のＦＰＮ抑圧回路のＡ／Ｄ変
換器３を第２のＦＰＮ抑圧回路のＡ／Ｄ変換器として共
用させ、切換ＳＷ１７を設けて切換操作することによっ
てＡ／Ｄ変換器３を選択的に使用させるようにしたもの
である。図５に、切換ＳＷ１７の制御パルス、第１のメ
モリ４及び第２のメモリ１１のライトイネーブル信号Ｗ
Ｅ１，ＷＥ２のタイミングを、垂直同期信号ＶＤと共に
示している。

【００１４】次に第２実施例の動作を、図５のタイミン
グチャートと図６のフローチャートを参照しながら説明
する。まず暗時ＦＰＮを各メモリ４，１１に記憶する初
期設定動作について説明する。まず第１のＦＰＮ抑圧回
路に暗時信号ＮＳ　を記憶させるため、切換ＳＷ１７を
制御信号により■側に切り換える。これにより第１実施
例と同様にして、遮光状態の撮像素子１の暗時信号ＮＳ
　が第１のメモリ４に記憶される。そして同様にＡ／Ｄ
変換器３を通さないスルーの暗時信号ＮＳ　と第１のメ
モリ４に記憶した暗時信号との減算処理を行い、その減
算出力である残留ＦＰＮ（Ｎ１　）をＫ倍する。

【００１５】乗算器８において残留ＦＰＮ（Ｎ１　）の
Ｋ倍処理が行われると、切換ＳＷ制御信号により切換Ｓ
Ｗ１７が■側へ切り換えられ、乗算器８の出力（Ｋ・Ｎ
１　）がＡ／Ｄ変換されて第２のメモリ１１に記憶され
、初期設定動作が完了する。

【００１６】次いで遮光を解除して、撮像期間における
撮像素子１からの撮像信号に対するＦＰＮ抑圧動作が行
われるが、この動作は第１実施例と全く同一である。こ
の実施例は切換ＳＷを設けることによりＡ／Ｄ変換器を
１個で構成することができ、第１実施例と同等の作用効
果を得ることができる。

【００１７】

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、第１のＦＰＮ抑圧回路と第２のＦＰＮ
抑圧回路でアナログ減算ＦＰＮ抑圧を２回行うようにし
たので、Ａ／Ｄ変換器の量子化誤差とＡ／Ｄ変換器及び
Ｄ／Ａ変換器の直線性誤差による残留ＦＰＮを低減する
ことができ、ダイナミックレンジを低減することなく高
精度のＦＰＮ抑圧装置を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るＦＰＮ抑圧装置の第１実施例を示
すブロック構成図である。

【図２】第１実施例の動作を説明するための各部の信号
波形を示す図である。

【図３】第１実施例の動作を説明するためのフローチャ
ートである。

【図４】第２実施例を示すブロック構成図である。

【図５】第２実施例における各制御信号のタイミングを
示すタイミングチャートである。

【図６】第２実施例の動作を説明するためのフローチャ
ートである。

【図７】従来のＦＰＮ抑圧回路の構成例を示すブロック
構成図である。

【図８】従来のＦＰＮ抑圧回路の他の構成例を示すブロ
ック構成図である。

【符号の説明】

１　　撮像素子 ２，６，９，１３　　サンプルホールド回路３，１０　
　Ａ／Ｄ変換器 ４　　第１のメモリ ５，１２　　Ｄ／Ａ変換器 ７，１４　　減算器 ８　　乗算器 １１　　第２のメモリ １５　　除算器 １７　　切換ＳＷ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　遮光状態で撮像素子の暗時信号を読み
   出しＡ／Ｄ変換して記憶する第１のメモリと、撮像素子
   から読み出した撮像信号から前記第１のメモリに蓄積し
   た暗時信号をＤ／Ａ変換して減算する減算器と、該減算
   器の出力をＫ（Ｋ＞１）倍する乗算器とからなる第１の
   固定パターンノイズ抑圧回路と、該第１の固定パターン
   ノイズ抑圧回路において暗時信号から暗時固定パターン
   ノイズを抑圧した後のＫ倍した残留固定パターンノイズ
   をＡ／Ｄ変換して記憶する第２のメモリと、前記第１の
   固定パターンノイズ抑圧回路で固定パターンノイズが抑
   圧された撮像信号から前記第２のメモリに蓄積した残留
   固定パターンノイズをＤ／Ａ変換して減算する減算器と
   、該減算器の出力を１／Ｋ倍する除算器とからなる第２
   の固定パターンノイズ抑圧回路とで構成したことを特徴
   とする固定パターンノイズ抑圧装置。