JPH04318903A - 積層型バリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関し、特に内部電極と半導
体セラミックス層との界面で電圧非直線抵抗特性を得る
ようにした場合の、低電圧化を図りながら漏れ電流を低
減できるようにした構造に関する。

【０００２】

【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化する電圧非直線抵抗体（以下、バリスタと称
す）は、サージ吸収素子，電圧安定化素子として広く採
用されている。このようなバリスタの電気的特性は、Ｉ
／ｉ＝（Ｖ／Ｖｉ　）ａ　で表される。 上記Ｉは素子に流れる電流，Ｖは印加電圧，Ｖｉ　は素
子にｉＡの電流が流れたときの端子間電圧で、通常１ｍ
Ａの値をとりバリスタ電圧Ｖ１ｍＡと称されている。ま
た、上記ａは電圧非直線係数であり、バリスタを電気回
路に組み込んだ際に電圧がいかに制御されるかを示すも
ので、このａ値が大きいほど電圧制御に優れている。ま
た、低電流領域においては高い抵抗値を示すほど性能は
良好である。この漏れ電流値が大きいと消費電力が増大
し、かつ熱暴走の原因となる。また、近年の通信機等に
採用される電子機器の分野においては、小型化，及び駆
動電圧の低電圧化が急速に進んでおり、これに伴ってバ
リスタにおいても実装密度の向上を図るための超小型化
，及び低電圧化の要求が強くなっている。このような要
求に対応するものとして、従来、積層型バリスタが提案
されている（例えば、特公昭５８−２３９２１号公報参
照）　。 この積層型バリスタは、半導体セラミックス層と内部電
極とを交互に重ねて積層体を形成するとともに、該積層
体の両端面に上記各内部電極の一端面が接続される外部
電極を形成した構造である。ところで、上記積層型バリ
スタにおけるバリスタ電圧は、内部電極間のセラミック
ス層の厚さ方向における結晶粒界の数に依存することか
ら、バリスタ電圧を低くするには、内部電極間の距離を
短くしたり，セラミックス粒子の粒径を大きくしたりし
て粒界数を少なくするようにしている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来の積層型バリスタでは、低電圧化を図るためにセラミ
ックス粒界数を少なくすると、内部電極と半導体セラミ
ックス層との界面にポアが生じ易く、その結果内部電極
間で放電が生じたり，セラミックス結晶粒界の表面に電
流が流れたりすることから、漏れ電流が増大するという
問題点がある。

【０００４】本発明は、上記従来の状況に鑑みてなされ
たもので、低電圧化を図りながら漏れ電流を低減できる
積層型バリスタを提供することを目的としている。

【０００５】

【課題を解決するための手段】本件発明者らは、上記漏
れ電流を改善するために検討したところ、内部電極とセ
ラミックス層の界面に生じるポアを絶縁物で埋めること
により、内部電極間の放電やセラミックス結晶粒界に流
れる電流を回避できることを見出し、このような絶縁物
としてガラスが最適であることに想到し、本発明を成し
たものである。そこで請求項１の発明は、半導体セラミ
ックス層と内部電極とを交互に重ねて積層体を形成し、
上記半導体セラミックス層と内部電極との界面で電圧非
直線特性を得るようにした積層型バリスタにおいて、上
記半導体セラミックス層と内部電極との界面にガラス層
を介在させたことを特徴としている。また、請求項２の
発明は、上記ガラス層にＢ，Ｓｉ，及びＰｂ，Ｂｉ，Ｚ
ｎのうち少なくとも２種類以上添加し、かつ上記ガラス
層の厚さを０．３　μｍ　以下としたことを特徴として
いる。 ここで、上記ガラス層の厚さを０．３　μｍ　以下とし
たのは、これを越えると制限電圧が上昇するとともにサ
ージ耐量が劣化し、かえって特性が悪化するからである
。

【０００６】

【作用】本発明に係る積層型バリスタによれば、内部電
極と半導体セラミックス層との界面にガラス層を介在さ
せたので、該ガラス層が内部電極とセラミックス層の界
面に生じるポアを埋めて両者間の絶縁性を高めることと
なり、その結果内部電極間の放電やセラミックス結晶粒
界に流れる電流を回避でき、低電圧化を図りながら漏れ
電流を低減でき、ひいては消費電力や熱暴走の問題を解
消できる。

【０００７】

【実施例】以下、本発明の実施例を図について説明する
。図１ないし図３は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、ＺｎＯを主成分とする半導体セラミックス
層２とＰｔからなる内部電極３とを交互に積層し、該積
層体を一体焼成して焼結体４を形成して構成されている
。また、上記各内部電極３の一端面３ａは焼結体４の左
，　右端面４ａ，４ｂに交互に導出されており、他の端
面はセラミックス層２の内側に位置して焼結体４内に封
入されている。さらに上記焼結体４の左，　右端面４ａ
，４ｂにはＡｇ／Ｐｄからなる外部電極５が形成されて
おり、該外部電極５は上記内部電極３の一端面３ａに電
気的に接続されている。なお、上記焼結体４の上，下面
にはダミーとしてのセラミックス層６が配設されている
。

【０００８】そして、上記各内部電極３とバリスタ特性
を発現する半導体セラミックス層２との間にはガラス層
７が挿入配設されている。このガラス層７は上記内部電
極３を覆う大きさのもので、最上部及び最下部の内部電
極３についてはこれの内面に、中央部の２つの内部電極
３についてはこれの両面に配設されている。また、上記
ガラス層７にはＢ，Ｓｉ，及びＰｂ，Ｂｉ，Ｚｎから選
ばれた少なくとも２種類以上が添加されており、かつ上
記ガラス層７の厚さは０．１　〜０．３　μｍ　の範囲
内となっている。これにより、上記各内部電極３とセラ
ミックス層２との界面は絶縁されている。

【０００９】次に本実施例の積層型バリスタ１の製造方
法について説明する。まず、ＺｎＯ（　９８．２ｍｏｌ
　％），Ｂｉ２　Ｏ３（０．５　ｍｏｌ　％）　，Ｍｎ
Ｏ２（０．５ｍｏｌ％），Ｃｏ２　ＣＯ３（０．５ｍｏ
ｌ％），　Ｓｂ２　Ｏ３（０．３　ｍｏｌ　％）　を混
合してなるセラミックス材料に、Ｂ２　Ｏ３，ＳｉＯ２
　，ＰｂＯ，及びＺｎＯからなるガラス粉末を１．０　
ｗｔ％加えて原料とし、これに有機バインダを混合する
。これをドクターブレード法により厚さ２０μｍのグリ
ーンシートを形成した後、グリーンシートを矩形状に切
断して多数のセラミックス層２をを形成する。

【００１０】一方、Ｐｔに有機ビヒクルを混合して電極
ペーストを作成する。また、Ｂ２　Ｏ３，ＳｉＯ２　か
らなるガラス粉末に有機ビヒクルを混合してガラスペー
ストを作成する。そして、上記セラミックス層２の上面
に、まずガラスペーストをスクリーン印刷してガラス層
７を形成する。この場合、ガラス層７は内部電極３に対
応する位置に形成する。次いで、上記ガラス層７の上面
に電極ペーストをスクリーン印刷して内部電極３を形成
する。 これにより上記内部電極３の一端面３ａがセラミックス
層２の外縁に位置し、残りの端面がセラミックス層２の
内側に位置することとなる。次に、最上部，最下部を除
く中央部の両内部電極３の上面に、上記ガラスペースト
をスクリーン印刷してガラス層７を形成する。これによ
り上記各内部電極３はガラス層７によりサンドイッチ状
に挟まれた構造となる。

【００１１】次に、図３に示すように、上記セラミック
ス層２と内部電極３とが交互に重なり、かつ内部電極３
の一端面３ａのみがセラミックス層２の左，　右端面に
互い違いに露出するよう積層し、さらにこれの上面，下
面にダミーとしてのセラミックス層６を配設する。次に
これの積層方向をプレスで圧着して積層体を形成し、こ
れを所定寸法に切断する。これにより各内部電極３の一
端面３ａのみが積層体の両端面に交互に露出し、かつ各
内部電極３とセラミックス層２との間にガラス層７が介
在されることとなる。

【００１２】そして、上記積層体を、空気中にて９００
　〜１３００℃の温度で所定時間加熱焼成し、焼結体４
を得る。 この焼成時にガラス成分が軟化してセラミックス層２の
界面付近に存在するポアを埋めることとなる。

【００１３】最後に、上記焼結体４の内部電極３の一端
面３ａが露出された左，　右端面４ａ，４ｂに、Ａｇに
Ｐｂを添加してなる導体ペーストを塗布した後、焼き付
けて外部電極５を形成する。これにより本実施例の積層
型バリスタ１が製造される。

【００１４】このように本実施例によれば、内部電極３
とセラミックス層２との間にガラス層７を配設したので
、内部電極３とセラミックス層２との界面付近に存在す
るポアが埋められることとなり、その結果低電圧化を図
りながら漏れ電流を低減でき、ひいては消費電力の増大
を回避できるとともに、熱暴走を回避できる。

【００１５】

【表１】

【００１６】

【表２】

【００１７】次に、本実施例の積層型バリスタ１の効果
を確認するために行った試験結果について説明する。こ
の試験は、表１に示すように、Ｂ２　Ｏ３　−ＳｉＯ２
　−ＰｂＯ系（第１欄Ａ）、Ｂ２　Ｏ３　−ＳｉＯ２　
−Ｂｉ２　Ｏ３　系（第２欄Ｂ）、Ｂ２　Ｏ３　−Ｓｉ
Ｏ２　−ＰｂＯ−Ｂｉ２　Ｏ３　系（第３欄Ｃ）、Ｂ２
　Ｏ３　−ＳｉＯ２　−ＺｎＯ系（第４欄Ｄ）からなる
４種類のガラス粉末に有機ビヒクルを混合してガラスペ
ーストを作成し、それぞれガラス層の厚さが０．１〜０
．５　μｍ　となるよう上述の製造方法により積層型バ
リスタを作成した。なお、上記膜厚はグリーンシートに
印刷した時の厚さである。そして、各積層型バリスタの
Ｖ１ｍＡ　、Ｖ３Ａ（　電流を３Ａ流すのに必要な電圧
値）、ａ（　電圧非直線係数）　、サージ耐量（８／２
０　μＳ　のインパルス電流を５分間隔で２回印加し、
バリスタ電圧の変化率が±１０％以内になるような最高
電流値）　、及び漏れ電流（Ｄ・Ｃ　２Ｖ　を印加した
ときに流れる電流値）　を測定した。また、比較するた
めに、ガラス層を介在していない従来の積層型バリスタ
についても同様の測定を行った。表２にその結果を示す
。同表からも明らかなように、従来試料では、Ｖ１ｍＡ
　，αは本来の特性が得られているものの、漏れ電流は
１０μＡ　と大きくなっている。 これに対して、本実施例試料Ａ〜Ｄにおいては、いずれ
もＶ１ｍＡ　，α，サージ耐量等の特性を満足しながら
、かつ漏れ電流が０．０１〜０．３　μＡ　と大幅に低
減していることがわかる。一方、ガラス層が０．４　μ
ｍ　を越える比較試料では、漏れ電流低減効果は得られ
ているものの、Ｖ３Ａが高電圧となり、サージ耐量が劣
化しており、この結果からもガラス層の厚さは０．３　
μｍ　以下が望ましい。

【００１８】

【発明の効果】以上のように本発明に係る積層型バリス
タによれば、内部電極とセラミックス層との界面にガラ
ス層を介設したので、低電圧化を図りながら漏れ電流を
低減できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による積層型バリスタを説明
するための断面図である。

【図２】上記実施例の積層型バリスタの斜視図である。

【図３】上記実施例の積層型バリスタの製造方法を説明
するための分解斜視図である。

【符号の説明】

１　　積層型バリスタ ２　　半導体セラミックス層 ３　　内部電極 ４　　焼結体（積層体） ７　　ガラス層

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体セラミックス層と内部電極とを
   交互に重ねて積層体を形成し、上記半導体セラミックス
   層と内部電極との界面で電圧非直線特性を得るようにし
   た積層型バリスタにおいて、上記半導体セラミックス層
   と内部電極との界面にガラス層を介在させたことを特徴
   とする積層型バリスタ。
2. 【請求項２】　　請求項１において、上記ガラス層が、
   Ｂ，Ｓｉ，及びＰｂ，Ｂｉ，Ｚｎのうち少なくとも２種
   類以上を含有しており、かつ上記ガラス層の厚さが０．
   ３　μｍ　以下であることを特徴とする積層型バリスタ
   。