JPH04318918A - 半導体からなる部品 - Google Patents
半導体からなる部品Info
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- JPH04318918A JPH04318918A JP4056142A JP5614292A JPH04318918A JP H04318918 A JPH04318918 A JP H04318918A JP 4056142 A JP4056142 A JP 4056142A JP 5614292 A JP5614292 A JP 5614292A JP H04318918 A JPH04318918 A JP H04318918A
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- 239000004065 semiconductor Substances 0.000 title claims description 52
- 239000000758 substrate Substances 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 11
- 229910052681 coesite Inorganic materials 0.000 claims description 9
- 229910052906 cristobalite Inorganic materials 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 229910052682 stishovite Inorganic materials 0.000 claims description 9
- 229910052905 tridymite Inorganic materials 0.000 claims description 9
- 239000000203 mixture Substances 0.000 claims description 6
- 229910005926 GexSi1-x Inorganic materials 0.000 claims description 2
- 229910005091 Si3N Inorganic materials 0.000 claims 2
- 238000000034 method Methods 0.000 description 20
- 238000007796 conventional method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 3
- 208000012868 Overgrowth Diseases 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、基板の格子定数が、基
板上に成長するエピタキシャルヘテロ層と異なる場合の
半導体ヘテロ構造に関する。
板上に成長するエピタキシャルヘテロ層と異なる場合の
半導体ヘテロ構造に関する。
【０００２】単結晶半導体基板上にエピタキシャル半導
体層を成長させる際に、基板の材料と成長材料との格子
定数が異なり、成長層の厚さが臨界膜厚ｈｃを越えると
、成長材料中に”ミスフィット”転位が生じる。
体層を成長させる際に、基板の材料と成長材料との格子
定数が異なり、成長層の厚さが臨界膜厚ｈｃを越えると
、成長材料中に”ミスフィット”転位が生じる。
【０００３】完全な転位は単に結晶のバルク内に留まら
ず、表面に広がりループを形成したり、他の転位と共に
ノードを形成することが知られている。従って、ミスフ
ィット転位は、通常成長層と基板との界面（あるいは隣
接した）部分を有し、また成長層の厚さ方向に広がり、
成長層の表面に達する、界面に斜めに広がる（通常転位
の２つの端部を有する）部分を生じる。前者の部分は、
”界面”転位と呼ばれ、後者は”スレッディング”転位
と呼ばれる。
ず、表面に広がりループを形成したり、他の転位と共に
ノードを形成することが知られている。従って、ミスフ
ィット転位は、通常成長層と基板との界面（あるいは隣
接した）部分を有し、また成長層の厚さ方向に広がり、
成長層の表面に達する、界面に斜めに広がる（通常転位
の２つの端部を有する）部分を生じる。前者の部分は、
”界面”転位と呼ばれ、後者は”スレッディング”転位
と呼ばれる。
【０００４】前述の（”歪層ヘテロ構造”）半導体構造
は、以前には得られなかったデバイス及び／あるいはデ
バイスの組合せを可能とするため、高い関心が寄せられ
ている。例えば、Ｓｉ上に良質のＧａＡｓ層が作れると
、高速ＧａＡｓ回路あるいはＧａＡｓ光素子とＳｉのＶ
ＬＳＩ回路とを組み合わせることも可能であろう。しか
し、歪層半導体ヘテロ構造によって高機能のデバイス及
び／あるいは回路が作成されることは認識されているが
、多くの材料を実際に用いようとしても、高い転位密度
によって制約されてしまう。特に、高いスレッディング
転位密度は、デバイスの性能を大幅に劣化させ好ましく
ない。
は、以前には得られなかったデバイス及び／あるいはデ
バイスの組合せを可能とするため、高い関心が寄せられ
ている。例えば、Ｓｉ上に良質のＧａＡｓ層が作れると
、高速ＧａＡｓ回路あるいはＧａＡｓ光素子とＳｉのＶ
ＬＳＩ回路とを組み合わせることも可能であろう。しか
し、歪層半導体ヘテロ構造によって高機能のデバイス及
び／あるいは回路が作成されることは認識されているが
、多くの材料を実際に用いようとしても、高い転位密度
によって制約されてしまう。特に、高いスレッディング
転位密度は、デバイスの性能を大幅に劣化させ好ましく
ない。
【０００５】界面及びスレッディング転位を低減する従
来技術として、”パターン”あるいはメサ成長がある。 メサエピタキシーでは横方向の成長領域を制限して、転
位ソースが成長領域内で存在しにくくし、さらに／ある
いは形成される転位が成長中及びその後の熱処理中に、
成長領域の界面に達することができるようにしている。 例として、Ｅ．Ａ．Ｆｉｔｚｇｅｒａｌｄによる米国特
許出願第５６１，７４４号（１９９０年８月２日発行）
がある。
来技術として、”パターン”あるいはメサ成長がある。 メサエピタキシーでは横方向の成長領域を制限して、転
位ソースが成長領域内で存在しにくくし、さらに／ある
いは形成される転位が成長中及びその後の熱処理中に、
成長領域の界面に達することができるようにしている。 例として、Ｅ．Ａ．Ｆｉｔｚｇｅｒａｌｄによる米国特
許出願第５６１，７４４号（１９９０年８月２日発行）
がある。
【０００６】パターンエピタキシーの例としては、英国
特許出願ＧＢ２，２１５，５１４Ａ号がある。その例で
は、基板表面に転位を終端させる形状（”メサ”、ある
いは”溝”も可能）のパターンを形成している。
特許出願ＧＢ２，２１５，５１４Ａ号がある。その例で
は、基板表面に転位を終端させる形状（”メサ”、ある
いは”溝”も可能）のパターンを形成している。
【０００７】ここで考えている、ほぼ全ての歪層ヘテロ
エピタキシャル構造では、多数のミスフィット転位は任
意の方向には移動できない。むしろ、転位は既定の方向
（あるいは少数の（例２、３の）既定の方向）に移動が
制限される。例えば、ダイヤモンド型結晶構造あるいは
閃亜鉛鉱型結晶構造の成長層材料の場合、基板面を（１
００）方向として、［０１１］あるいは［０（１バー）
１］界面方向にのみ転位が移動できる。
エピタキシャル構造では、多数のミスフィット転位は任
意の方向には移動できない。むしろ、転位は既定の方向
（あるいは少数の（例２、３の）既定の方向）に移動が
制限される。例えば、ダイヤモンド型結晶構造あるいは
閃亜鉛鉱型結晶構造の成長層材料の場合、基板面を（１
００）方向として、［０１１］あるいは［０（１バー）
１］界面方向にのみ転位が移動できる。
【０００８】
【発明が解決しようとする課題】メサ成長手法は、基板
上のエピタキシャル材料の、比較的小さい、独立した領
域にのみ行うことができる。ＧＢ２，２１５，５１４Ａ
号のパターンエピタキシー手法は、パターン成長手法の
この欠点を補うものであるが、その手法自身にも重要な
欠点がある。特に、示されているメサ形状では、通常表
面の平坦性が損なわれ、その後の金属処理及び／あるい
は他の処理が難しくなる。通常、ＧＢ２，２１５，５１
４Ａ号の手法は、ＩＣプロセスあるいは光エレクトロニ
クスデバイス、特に光検出器のような広い面積を有する
デバイスの作製には好ましくない。
上のエピタキシャル材料の、比較的小さい、独立した領
域にのみ行うことができる。ＧＢ２，２１５，５１４Ａ
号のパターンエピタキシー手法は、パターン成長手法の
この欠点を補うものであるが、その手法自身にも重要な
欠点がある。特に、示されているメサ形状では、通常表
面の平坦性が損なわれ、その後の金属処理及び／あるい
は他の処理が難しくなる。通常、ＧＢ２，２１５，５１
４Ａ号の手法は、ＩＣプロセスあるいは光エレクトロニ
クスデバイス、特に光検出器のような広い面積を有する
デバイスの作製には好ましくない。
【０００９】歪層半導体ヘテロ構造を有するデバイス及
びデバイスの組合せによって、高機能を達成できるとい
う観点から、そのようなヘテロ構造が、低スレッディン
グ転位密度の、従来手法のパターンエピタキシーヘテロ
構造の欠点を改善した、成長手法が望まれる。本発明は
、そのようなヘテロ構造及びそのヘテロ構造の作製手法
に関する。
びデバイスの組合せによって、高機能を達成できるとい
う観点から、そのようなヘテロ構造が、低スレッディン
グ転位密度の、従来手法のパターンエピタキシーヘテロ
構造の欠点を改善した、成長手法が望まれる。本発明は
、そのようなヘテロ構造及びそのヘテロ構造の作製手法
に関する。
【００１０】
【課題を解決するための手段】本発明は、請求項に示さ
れるように、十分な成長面平坦性とスレッディング転位
を遮断、除去する形状（ここでは、”転位シンク”と呼
ぶ）を有する、新規の歪層ヘテロエピタキシャル半導体
に関する。
れるように、十分な成長面平坦性とスレッディング転位
を遮断、除去する形状（ここでは、”転位シンク”と呼
ぶ）を有する、新規の歪層ヘテロエピタキシャル半導体
に関する。
【００１１】本発明による半導体結晶成長手法では、第
１の半導体単結晶基板表面あるいは基板中に、等間隔の
複数の形状（以下、”転位シンク”）を有し、前記転位
シンクが表面に対して（ｈ）の大きさ有する。さらに、
第２の半導体層が基板に対してエピタキシャルであり、
第２の半導体層の一部が少なくとも転位シンクのいくつ
かと接する。第１及び第２半導体材料の格子定数ａｓ、
ａｄはそれぞれ異なる。通常、｜ａｓ−ａｄ｜／ａｓは
、ほぼ０．５％以上である。さらに、第２の半導体材料
層が、少なくとも一つの転位移動方向と、転位移動方向
内での最小転位移動距離（以下、ｌｄ）を有する。この
転位シンクは、転位シンクに接する第２の半導体層の少
なくとも一部分内で、第２材料層のほぼ全てのポイント
が、移動方向に対して転位シンクの距離ｌｄの範囲内に
あるように配置される。従ってこの形状を配置すること
によって、第２半導体層の成長中の転位が移動すると、
転位シンクによって転位が終端され、その結果ミスフィ
ット転位のスレッディング部が除去される。さらに、層
厚ｔと、シンクの大きさｈについて、ｈがｔより小さい
か、あるいはほぼｔと等しく選択され、層の表面が十分
平坦性を有するように設定される。
１の半導体単結晶基板表面あるいは基板中に、等間隔の
複数の形状（以下、”転位シンク”）を有し、前記転位
シンクが表面に対して（ｈ）の大きさ有する。さらに、
第２の半導体層が基板に対してエピタキシャルであり、
第２の半導体層の一部が少なくとも転位シンクのいくつ
かと接する。第１及び第２半導体材料の格子定数ａｓ、
ａｄはそれぞれ異なる。通常、｜ａｓ−ａｄ｜／ａｓは
、ほぼ０．５％以上である。さらに、第２の半導体材料
層が、少なくとも一つの転位移動方向と、転位移動方向
内での最小転位移動距離（以下、ｌｄ）を有する。この
転位シンクは、転位シンクに接する第２の半導体層の少
なくとも一部分内で、第２材料層のほぼ全てのポイント
が、移動方向に対して転位シンクの距離ｌｄの範囲内に
あるように配置される。従ってこの形状を配置すること
によって、第２半導体層の成長中の転位が移動すると、
転位シンクによって転位が終端され、その結果ミスフィ
ット転位のスレッディング部が除去される。さらに、層
厚ｔと、シンクの大きさｈについて、ｈがｔより小さい
か、あるいはほぼｔと等しく選択され、層の表面が十分
平坦性を有するように設定される。
【００１２】本発明の実施例では、転位シンクはＳｉＯ
２の小領域あるいは、他の第３の材料（例Ｓｉ３Ｎ４）
による円柱箱形状で、直径２μｍで高さは成長層厚より
十分低くしてある。しかし、転位シンクは基板面上をエ
ッチングした凹形状でも良く、あるいはアモルファス基
板材料（通常イオン注入によって形成される）でも良い
。 転位シンクは、その断面が円形状である必要はない。断
面が多角形（例、三角形、四辺形）で、そのある側面が
基板の結晶面方位に適切に配置されている方が好ましい
場合もある。
２の小領域あるいは、他の第３の材料（例Ｓｉ３Ｎ４）
による円柱箱形状で、直径２μｍで高さは成長層厚より
十分低くしてある。しかし、転位シンクは基板面上をエ
ッチングした凹形状でも良く、あるいはアモルファス基
板材料（通常イオン注入によって形成される）でも良い
。 転位シンクは、その断面が円形状である必要はない。断
面が多角形（例、三角形、四辺形）で、そのある側面が
基板の結晶面方位に適切に配置されている方が好ましい
場合もある。
【００１３】
【実施例】図１に、転位シンクパターン例の平面図を示
す。図は基板の表面部を示し、ヘテロエピタキシャル層
（図示せず）中をある方向に移動するあらゆるミスフィ
ット転位は、最大で距離Λ移動すると転位シンクによっ
て妨げられるように、転位シンク１１のアレイが配置さ
れている。図１には、［基板の面方位が（１００）であ
ると仮定して］転位の移動方向である［０１１］及び［
０（１バー）１］方向も示してある。
す。図は基板の表面部を示し、ヘテロエピタキシャル層
（図示せず）中をある方向に移動するあらゆるミスフィ
ット転位は、最大で距離Λ移動すると転位シンクによっ
て妨げられるように、転位シンク１１のアレイが配置さ
れている。図１には、［基板の面方位が（１００）であ
ると仮定して］転位の移動方向である［０１１］及び［
０（１バー）１］方向も示してある。
【００１４】従来技術によって、基板と成長層の組合せ
と、成長及びプロセスパラメータを与えることによって
、スレッディング転位の最小距離の典型値が求められる
。ここで、与えられた歪層ヘテロエピタキシャル半導体
の最小距離（ｌｄ）とは、ある成長条件下での、半導体
中の全てのスレッディング転位の９０％以上（９９％以
上が好ましい）の転位の移動距離を意味する。例えば、
ＭＢＥによる６００℃、０．３ｎｍ／ｓの成長条件で、
（１００）面Ｇｅ１ーｘＳｉｘ／Ｓｉ（ｘ〜０．１５−
０．２０）歪層ヘテロエピタキシャル構造を成長した場
合、連続成長時には、ｌｄ〜１００μｍとなる。しかし
、成長及び処理条件に、成長チャンバー内外で高温の成
長あるいはアニールが含まれる際には、この距離は（数
桁のオーダーで）かなり大きい値となる。通常、ｌｄは
簡単な実験で決定される。
と、成長及びプロセスパラメータを与えることによって
、スレッディング転位の最小距離の典型値が求められる
。ここで、与えられた歪層ヘテロエピタキシャル半導体
の最小距離（ｌｄ）とは、ある成長条件下での、半導体
中の全てのスレッディング転位の９０％以上（９９％以
上が好ましい）の転位の移動距離を意味する。例えば、
ＭＢＥによる６００℃、０．３ｎｍ／ｓの成長条件で、
（１００）面Ｇｅ１ーｘＳｉｘ／Ｓｉ（ｘ〜０．１５−
０．２０）歪層ヘテロエピタキシャル構造を成長した場
合、連続成長時には、ｌｄ〜１００μｍとなる。しかし
、成長及び処理条件に、成長チャンバー内外で高温の成
長あるいはアニールが含まれる際には、この距離は（数
桁のオーダーで）かなり大きい値となる。通常、ｌｄは
簡単な実験で決定される。
【００１５】図１に規則的に配列された転位シンクを示
す。図示された形状が不可欠なものではなく、他の形状
とすることもできる。配列では、シンクの中心間の距離
がＬで、転位の移動可能方向に対して少しずつずらして
シンクが配置されている。Λは、Ｌ、シンクの大きさ、
隣接シンク間のオフセット量に依存する。あらゆる特定
のパラメータに対して、Λが簡単に決定される。例えば
、シンクが直径２μｍ（あるいは一辺が２μｍ）で、Ｌ
＝１０μｍ、オフセット１μｍの場合、Λ＝１００μｍ
となる。従って、このような転位シンクの配列を有する
ヘテロ構造を、転位移動面内でのスレッディング転位移
動の最小距離（ｌｄ）が１００μｍ以上の条件で成長プ
ロセスを行うと、ほぼ全てのスレッディング転位はシン
クによって遮断される。
す。図示された形状が不可欠なものではなく、他の形状
とすることもできる。配列では、シンクの中心間の距離
がＬで、転位の移動可能方向に対して少しずつずらして
シンクが配置されている。Λは、Ｌ、シンクの大きさ、
隣接シンク間のオフセット量に依存する。あらゆる特定
のパラメータに対して、Λが簡単に決定される。例えば
、シンクが直径２μｍ（あるいは一辺が２μｍ）で、Ｌ
＝１０μｍ、オフセット１μｍの場合、Λ＝１００μｍ
となる。従って、このような転位シンクの配列を有する
ヘテロ構造を、転位移動面内でのスレッディング転位移
動の最小距離（ｌｄ）が１００μｍ以上の条件で成長プ
ロセスを行うと、ほぼ全てのスレッディング転位はシン
クによって遮断される。
【００１６】シンクの実施例では、標準的なリソグラフ
ィー技術によって形成された、円柱箱形状のＳｉＯ２（
あるいはＳｉ３Ｎ４のような適当な他の材料）である。 従って、これらのシンクはアモルファス材料からなる。 転位がこのようなシンクによって遮断されると、スレッ
ディング転位アームはアモルファス／結晶界面で消失す
る。
ィー技術によって形成された、円柱箱形状のＳｉＯ２（
あるいはＳｉ３Ｎ４のような適当な他の材料）である。 従って、これらのシンクはアモルファス材料からなる。 転位がこのようなシンクによって遮断されると、スレッ
ディング転位アームはアモルファス／結晶界面で消失す
る。
【００１７】前述の場合、成長層は基板面の約９５％を
覆う連続層を形成する。従来技術のメサ手法と比較して
、本発明によるヘテロ構造は明らかに利点を有する。
覆う連続層を形成する。従来技術のメサ手法と比較して
、本発明によるヘテロ構造は明らかに利点を有する。
【００１８】本発明において重要な点は、転位シンクの
性質と、重要なパラメータである、基板表面に対するシ
ンクの大きさ（ｈ）である。図２に、本発明による歪層
ヘテロエピタキシャル構造の関連部分を示す。図中で、
３０は基板、３１はエピタキシャル成長層、３２は転位
シンク（例、高さｈの”円柱箱形状”ＳｉＯ２）で、３
３は転位シンク上の成長層の（通常多結晶）領域である
。このシンクの高さｈは、適当な成長及びプロセス条件
下で、成長層厚がｈに達する前に、ほぼ全ての（９０％
以上）転位の発生と移動（補正的な”層緩和”）が生じ
るように選択される。具体的には、ｈを１０ｈｃ以上に
設定する。例えば、ＧｅｘＳｉ１ーｘ／Ｓｉ（ｘは、｜
ａｓ−ａｄ｜／ａｓが１％となるようにする）の場合、
ｈｃは２０ｎｍとなり、ｈは０．２μｍ以上であれば良
い（ただし、層厚ｔよりｈは小さく、あるいは十分小さ
いことが望ましい；以下、”十分に小さい”とは、”そ
の２５％以下”を意味する）。
性質と、重要なパラメータである、基板表面に対するシ
ンクの大きさ（ｈ）である。図２に、本発明による歪層
ヘテロエピタキシャル構造の関連部分を示す。図中で、
３０は基板、３１はエピタキシャル成長層、３２は転位
シンク（例、高さｈの”円柱箱形状”ＳｉＯ２）で、３
３は転位シンク上の成長層の（通常多結晶）領域である
。このシンクの高さｈは、適当な成長及びプロセス条件
下で、成長層厚がｈに達する前に、ほぼ全ての（９０％
以上）転位の発生と移動（補正的な”層緩和”）が生じ
るように選択される。具体的には、ｈを１０ｈｃ以上に
設定する。例えば、ＧｅｘＳｉ１ーｘ／Ｓｉ（ｘは、｜
ａｓ−ａｄ｜／ａｓが１％となるようにする）の場合、
ｈｃは２０ｎｍとなり、ｈは０．２μｍ以上であれば良
い（ただし、層厚ｔよりｈは小さく、あるいは十分小さ
いことが望ましい；以下、”十分に小さい”とは、”そ
の２５％以下”を意味する）。
【００１９】図２の実施例では、十分な平坦性を有する
層表面が得られることがわかる。ここで、”十分な平坦
性を有する”とは、関連する転位シンクの表面の偏差が
、せいぜいｈであることを意味する。また、多結晶材料
３３の存在による影響は、そのような領域が全層領域の
中のごく一部分であり、多結晶の性質から製造デバイス
あるいは回路プロセスに不都合をもたらすことがないた
め、無視できる。
層表面が得られることがわかる。ここで、”十分な平坦
性を有する”とは、関連する転位シンクの表面の偏差が
、せいぜいｈであることを意味する。また、多結晶材料
３３の存在による影響は、そのような領域が全層領域の
中のごく一部分であり、多結晶の性質から製造デバイス
あるいは回路プロセスに不都合をもたらすことがないた
め、無視できる。
【００２０】図２の実施例は、ＭＢＥのような非選択成
長プロセスを用いれば良い。一方、図３の実施例は、Ｃ
ＶＤ等の選択成長プロセスを用いる。このようなプロセ
スでは、成長層材料を基板表面に成長するが、転位シン
クを構成する材料（例ＳｉＯ２）上に直接成長すること
はない。図３の実施例では、転位シンクの高さｈと層厚
ｔは、十分な平坦性を有する表面を得るために、ほぼ等
しくすることが望ましい。
長プロセスを用いれば良い。一方、図３の実施例は、Ｃ
ＶＤ等の選択成長プロセスを用いる。このようなプロセ
スでは、成長層材料を基板表面に成長するが、転位シン
クを構成する材料（例ＳｉＯ２）上に直接成長すること
はない。図３の実施例では、転位シンクの高さｈと層厚
ｔは、十分な平坦性を有する表面を得るために、ほぼ等
しくすることが望ましい。
【００２１】図４の実施例は図２と異なり、非選択成長
の代わりに選択成長プロセスを用いる。転位シンクの横
方向の大きさは通常比較的小さいため、シンクの高さｈ
が層厚ｔより十分小さい場合には、成長層材料の横方向
成長が、シンク３２の過成長となり得る。過成長材料は
通常単結晶エピタキシャル材料であり、層表面は十分平
坦性を有するようになる。
の代わりに選択成長プロセスを用いる。転位シンクの横
方向の大きさは通常比較的小さいため、シンクの高さｈ
が層厚ｔより十分小さい場合には、成長層材料の横方向
成長が、シンク３２の過成長となり得る。過成長材料は
通常単結晶エピタキシャル材料であり、層表面は十分平
坦性を有するようになる。
【００２２】前記のように、本発明による転位シンクで
は、基板表面上に成長される第３の材料（例ＳｉＯ２あ
るいはＳｉ３Ｎ４）を必要とすることはなく、図５は転
位シンクが基板表面上の凹形状（”溝”）６２からなる
実施例を示す。大きさｈはまた、ほぼ全ての層緩和が、
成長層厚がｈに達する前に起きるように設定される。図
５の実施例は、選択成長プロセスと同様非選択成長を行
うことができる。
は、基板表面上に成長される第３の材料（例ＳｉＯ２あ
るいはＳｉ３Ｎ４）を必要とすることはなく、図５は転
位シンクが基板表面上の凹形状（”溝”）６２からなる
実施例を示す。大きさｈはまた、ほぼ全ての層緩和が、
成長層厚がｈに達する前に起きるように設定される。図
５の実施例は、選択成長プロセスと同様非選択成長を行
うことができる。
【００２３】さらに図６及び図７に、本発明による他の
実施例を示す。参照番号７２は、転位シンクを形成する
、基板のアモルファス領域を示す。具体的には、アモル
ファス領域はイオンプランテーションによって形成され
る。領域７２の深さは重要なパラメータではなく、通常
基板表面は十分な平坦性を有し、従って本発明によるこ
れらの実施例ではｈはほぼ０となる。
実施例を示す。参照番号７２は、転位シンクを形成する
、基板のアモルファス領域を示す。具体的には、アモル
ファス領域はイオンプランテーションによって形成され
る。領域７２の深さは重要なパラメータではなく、通常
基板表面は十分な平坦性を有し、従って本発明によるこ
れらの実施例ではｈはほぼ０となる。
【００２４】図６の実施例は、非選択成長プロセスによ
って形成され、領域３３は通常多結晶成長材料からなる
。一方、図７の実施例は選択成長プロセスによって形成
され、アモルファス領域７２上への成長材料の横方向成
長を含む。
って形成され、領域３３は通常多結晶成長材料からなる
。一方、図７の実施例は選択成長プロセスによって形成
され、アモルファス領域７２上への成長材料の横方向成
長を含む。
【００２５】前述の実施例に関し、３種類の転位シンク
全て（基板表面上の第３の材料部、基板中の溝、及び基
板中のアモルファス領域）は、従来技術によって作製さ
れ、成長層材料も従来技術によって成長可能である。
全て（基板表面上の第３の材料部、基板中の溝、及び基
板中のアモルファス領域）は、従来技術によって作製さ
れ、成長層材料も従来技術によって成長可能である。
【００２６】本発明による手法は、ＧｅＳｉ／Ｓｉの構
成に限定されることはない。一般的に、本発明はあらゆ
る歪層ヘテロエピタキシャル成長に用いることができる
。現在関心の持たれている構成は、ＩｎＧａＡｓ／Ｇａ
Ａｓ、ＧａＡｓ／Ｓｉ、ＩｎＰ／ＧａＡｓ及びＩｎＰ／
Ｓｉである。ＩＩ／ＶＩ族半導体層の成長も可能である
。さらに、歪層は均一の組成である必要はなく、超格子
構造と同様不均一組成を有する層を用いても良い。
成に限定されることはない。一般的に、本発明はあらゆ
る歪層ヘテロエピタキシャル成長に用いることができる
。現在関心の持たれている構成は、ＩｎＧａＡｓ／Ｇａ
Ａｓ、ＧａＡｓ／Ｓｉ、ＩｎＰ／ＧａＡｓ及びＩｎＰ／
Ｓｉである。ＩＩ／ＶＩ族半導体層の成長も可能である
。さらに、歪層は均一の組成である必要はなく、超格子
構造と同様不均一組成を有する層を用いても良い。
【００２７】本発明に関して、歪ヘテロエピタキシャル
層を成長したウェハとしても良いが、多くの場合、複数
のデバイス（トランジスタのような電子デバイス、レー
ザあるいは光検出器のような光エレクトロニクスデバイ
ス、及び／あるいは光スイッチのような光デバイス）か
らなる半導体ともなり得る。このようなデバイスは従来
技術であり、論議の必要はない。類似の従来技術の構造
と比較して、本発明によるヘテロ構造内の、成長層領域
の連続性と平坦性の改善といった観点から、類似の従来
技術のヘテロ構造と比較して、複合デバイス回路のレイ
アウトが非常に簡単化され、基板領域に対する集積可能
デバイスの数が大幅に増加し、デバイスの相互接続長が
減少することにより回路速度が増加する。
層を成長したウェハとしても良いが、多くの場合、複数
のデバイス（トランジスタのような電子デバイス、レー
ザあるいは光検出器のような光エレクトロニクスデバイ
ス、及び／あるいは光スイッチのような光デバイス）か
らなる半導体ともなり得る。このようなデバイスは従来
技術であり、論議の必要はない。類似の従来技術の構造
と比較して、本発明によるヘテロ構造内の、成長層領域
の連続性と平坦性の改善といった観点から、類似の従来
技術のヘテロ構造と比較して、複合デバイス回路のレイ
アウトが非常に簡単化され、基板領域に対する集積可能
デバイスの数が大幅に増加し、デバイスの相互接続長が
減少することにより回路速度が増加する。
【００２８】具体例１。（１００）面Ｓｉ基板上に、標
準的な、酸化プロセス、リソグラフィー及びドライエッ
チングによって、ＳｉＯ２円柱箱形状の配列を形成した
。配置は図１と同様である。ＳｉＯ２層厚は８００ｎｍ
、円柱箱形状は直径約２μｍ、中心間の距離が１０μｍ
、オフセットが１μｍである。従来手法による基板面洗
浄の後、５０ｎｍ厚のＳｉ層を、７５０℃、０．３ｎｍ
／ｓの条件でＭＢＥ成長し、その後、５５０℃でＳｉ層
を５ｎｍ成長した。次に、５００ｎｍ厚のＧｅ０．１５
Ｓｉ０．８５層を、５５０℃、０．３ｎｍ／ｓの条件で
ＭＢＥ成長した。上記によって得られた歪ヘテロエピタ
キシャル層を透過型電子顕微鏡によって評価したところ
、スレッディング転位密度は１０５／ｃｍ２の範囲にあ
ることがわかり、この値は同様の成長条件で得られた非
パターン層で観測される転位密度より、約一桁低いもの
である。
準的な、酸化プロセス、リソグラフィー及びドライエッ
チングによって、ＳｉＯ２円柱箱形状の配列を形成した
。配置は図１と同様である。ＳｉＯ２層厚は８００ｎｍ
、円柱箱形状は直径約２μｍ、中心間の距離が１０μｍ
、オフセットが１μｍである。従来手法による基板面洗
浄の後、５０ｎｍ厚のＳｉ層を、７５０℃、０．３ｎｍ
／ｓの条件でＭＢＥ成長し、その後、５５０℃でＳｉ層
を５ｎｍ成長した。次に、５００ｎｍ厚のＧｅ０．１５
Ｓｉ０．８５層を、５５０℃、０．３ｎｍ／ｓの条件で
ＭＢＥ成長した。上記によって得られた歪ヘテロエピタ
キシャル層を透過型電子顕微鏡によって評価したところ
、スレッディング転位密度は１０５／ｃｍ２の範囲にあ
ることがわかり、この値は同様の成長条件で得られた非
パターン層で観測される転位密度より、約一桁低いもの
である。
【００２９】具体例２。ヘテロエピタキシャルＧｅＳｉ
層を、ＧｅＳｉ層厚を約２．５μｍとして、他の条件は
ほぼ例１と同様にして成長した。表面の平坦性の偏差は
、８００ｎｍより十分低いものであった。
層を、ＧｅＳｉ層厚を約２．５μｍとして、他の条件は
ほぼ例１と同様にして成長した。表面の平坦性の偏差は
、８００ｎｍより十分低いものであった。
【００３０】具体例３。ヘテロエピタキシャルＧｅＳｉ
層を、酸化膜厚を１μｍ、各層を急速熱ＣＶＤ（ＲＴＣ
ＶＤ）技術によって、９００℃、約１．５ｎｍ／ｓで成
長し、ＧｅＳｉ層厚を約０．９μｍとした。他の条件は
例１とほぼ同様である。その結果十分な平坦性を有する
表面が得られた。
層を、酸化膜厚を１μｍ、各層を急速熱ＣＶＤ（ＲＴＣ
ＶＤ）技術によって、９００℃、約１．５ｎｍ／ｓで成
長し、ＧｅＳｉ層厚を約０．９μｍとした。他の条件は
例１とほぼ同様である。その結果十分な平坦性を有する
表面が得られた。
【００３１】具体例４。ヘテロエピタキシャルＧｅＳｉ
層を、各層をＲＴＣＶＤによって、９００℃、約１．５
ｎｍ／ｓで成長し、酸化膜厚を４００ｎｍ、ＧｅＳｉ層
厚を約３μｍとした。他の条件は例１とほぼ同様である
。円柱箱形状の上に成長するＧｅＳｉ材料は単結晶であ
り、十分な平坦性を有する表面が得られた。
層を、各層をＲＴＣＶＤによって、９００℃、約１．５
ｎｍ／ｓで成長し、酸化膜厚を４００ｎｍ、ＧｅＳｉ層
厚を約３μｍとした。他の条件は例１とほぼ同様である
。円柱箱形状の上に成長するＧｅＳｉ材料は単結晶であ
り、十分な平坦性を有する表面が得られた。
【００３２】具体例５。Ｓｉ（１００）表面上に、従来
手法によって、”溝”と呼ばれる４００ｎｍ厚の正方形
（一辺２μｍ）凹形状の配列を形成する。配置は図１と
同様である。上記によってパターニングされた表面に、
１００ｎｍＳｉバッファ層をＭＢＥ成長し、その後Ｇｅ
０．１５Ｓｉ０．８５材料を３００ｎｍ（６００℃のＭ
ＢＥで）成長する。試料はその場で１０分間７５０℃で
アニールされる。次に、１μｍ層厚のＧｅ０．１５Ｓｉ
０．８５を５５０℃でＭＢＥ成長する。その結果得られ
たＧｅＳｉ層は、全体に渡り単結晶で、十分平坦な表面
である。
手法によって、”溝”と呼ばれる４００ｎｍ厚の正方形
（一辺２μｍ）凹形状の配列を形成する。配置は図１と
同様である。上記によってパターニングされた表面に、
１００ｎｍＳｉバッファ層をＭＢＥ成長し、その後Ｇｅ
０．１５Ｓｉ０．８５材料を３００ｎｍ（６００℃のＭ
ＢＥで）成長する。試料はその場で１０分間７５０℃で
アニールされる。次に、１μｍ層厚のＧｅ０．１５Ｓｉ
０．８５を５５０℃でＭＢＥ成長する。その結果得られ
たＧｅＳｉ層は、全体に渡り単結晶で、十分平坦な表面
である。
【００３３】具体例６。アモルファス領域（１辺１μｍ
正方形）の配列を、Ｓｉイオン注入（３０ｋＶ、１ｘ１
０１５ｃｍ−２、７７Ｋ）によってＳｉ（１００）内に
形成する。配置は図１と同様である。上記の表面上に、
１００ｎｍ厚のＳｉ層を６５０℃でＭＢＥ成長し、その
後１μｍ厚のＧｅ０．２５Ｓｉ０．７５層を５５０℃で
ＭＢＥ成長する。その結果得られたＧｅＳｉ層は、アモ
ルファス領域上が多結晶領域となる以外は単結晶である
。ＧｅＳｉ層の表面は十分平坦である。
正方形）の配列を、Ｓｉイオン注入（３０ｋＶ、１ｘ１
０１５ｃｍ−２、７７Ｋ）によってＳｉ（１００）内に
形成する。配置は図１と同様である。上記の表面上に、
１００ｎｍ厚のＳｉ層を６５０℃でＭＢＥ成長し、その
後１μｍ厚のＧｅ０．２５Ｓｉ０．７５層を５５０℃で
ＭＢＥ成長する。その結果得られたＧｅＳｉ層は、アモ
ルファス領域上が多結晶領域となる以外は単結晶である
。ＧｅＳｉ層の表面は十分平坦である。
【００３４】具体例７。十分な平坦性を有するＧｅＳｉ
層が、バッファ層とＧｅＳｉ層を９００℃のＲＴＣＶＤ
で成長する以外は、他の条件を例６とほぼ同様として得
られる。得られたＧｅＳｉ層は全体に渡り単結晶である
。
層が、バッファ層とＧｅＳｉ層を９００℃のＲＴＣＶＤ
で成長する以外は、他の条件を例６とほぼ同様として得
られる。得られたＧｅＳｉ層は全体に渡り単結晶である
。
【００３５】具体例８。ＧｅＳｉ層を例１の手法で成長
する。その後、得られた層をその場で２０分間８００℃
でアニールする。
する。その後、得られた層をその場で２０分間８００℃
でアニールする。
【００３６】具体例９。ＧｅＳｉ層を、アニールに先だ
って試料を成長チャンバーから取り出す以外は、他の条
件を例８と同様にして成長する。アニールは、不活性雰
囲気内で、８００℃５分間のＲＴＡ（急速熱アニール）
によって行う。
って試料を成長チャンバーから取り出す以外は、他の条
件を例８と同様にして成長する。アニールは、不活性雰
囲気内で、８００℃５分間のＲＴＡ（急速熱アニール）
によって行う。
【００３７】具体例１０。（１００）面から［０１１］
面方位に４°傾いたＳｉ表面上に、例１と同様の条件で
、ＳｉＯ２円柱箱形状配列を形成する。１００ｎｍ厚の
ＧａＡｓ層を従来手法のＭＢＥ成長を用いて４００℃で
成長し、その後９０ｎｍのＧａＡｓ層を６００℃で成長
する。得られたＧａＡｓ層上に、１０層対（２０ｎｍＩ
ｎ０．２Ｇａ０．８Ａｓ／１００ｎｍＧａＡｓ）からな
る多層構造を、５５０℃で成長し、その後１μｍ厚のＧ
ａＡｓ層を６００℃で成長する。得られた試料は十分平
坦な表面を有し、円柱箱形状は多結晶材料で覆われてい
る。
面方位に４°傾いたＳｉ表面上に、例１と同様の条件で
、ＳｉＯ２円柱箱形状配列を形成する。１００ｎｍ厚の
ＧａＡｓ層を従来手法のＭＢＥ成長を用いて４００℃で
成長し、その後９０ｎｍのＧａＡｓ層を６００℃で成長
する。得られたＧａＡｓ層上に、１０層対（２０ｎｍＩ
ｎ０．２Ｇａ０．８Ａｓ／１００ｎｍＧａＡｓ）からな
る多層構造を、５５０℃で成長し、その後１μｍ厚のＧ
ａＡｓ層を６００℃で成長する。得られた試料は十分平
坦な表面を有し、円柱箱形状は多結晶材料で覆われてい
る。
【００３８】具体例１１。例１０と同様に、傾いたＳｉ
（１００）表面上に、円柱箱形状配列を形成する。１０
０ｎｍ厚のＧａＡｓ層を従来手法のＭＢＥ成長を用いて
６００℃で成長し、その後０．５μｍ厚のＩｎｘＧａ１
−ｘＡｓ（ｘは０から０．２まで変化）１次グレーデッ
ド層を成長する。成長中温度を６００℃から５５０℃ま
で変化させた。得られた試料上に、１μｍ層厚Ｉｎ０．
２Ｇａ０．８Ａｓ層を、５００℃でＭＢＥ成長した。得
られた試料は、得られた試料は十分平坦な表面を有し、
円柱箱形状は多結晶材料で覆われている。
（１００）表面上に、円柱箱形状配列を形成する。１０
０ｎｍ厚のＧａＡｓ層を従来手法のＭＢＥ成長を用いて
６００℃で成長し、その後０．５μｍ厚のＩｎｘＧａ１
−ｘＡｓ（ｘは０から０．２まで変化）１次グレーデッ
ド層を成長する。成長中温度を６００℃から５５０℃ま
で変化させた。得られた試料上に、１μｍ層厚Ｉｎ０．
２Ｇａ０．８Ａｓ層を、５００℃でＭＢＥ成長した。得
られた試料は、得られた試料は十分平坦な表面を有し、
円柱箱形状は多結晶材料で覆われている。
【００３９】
【発明の効果】以上に述べたように、本発明では、基板
の格子定数が、基板上に成長するエピタキシャルヘテロ
層と異なる場合の半導体ヘテロ構造に関し、第１の半導
体単結晶基板表面あるいは基板中に、等間隔の複数の形
状（以下、”転位シンク”）を形成する。この転位シン
クは、転位シンクに接する第２の半導体層の少なくとも
一部分内で、第２材料層のほぼ全てのポイントが、移動
方向に対して転位シンクの距離ｌｄの範囲内にあるよう
に配置される。この形状を配置することによって、第２
半導体層の成長中の転位が移動すると、転位シンクによ
って転位が終端され、その結果ミスフィット転位のスレ
ッディング部が除去される。従って、低スレッディング
転位密度の、従来手法のパターンエピタキシーヘテロ構
造の欠点を改善した、格子不整合ヘテロ構造成長手法を
提供することができる。
の格子定数が、基板上に成長するエピタキシャルヘテロ
層と異なる場合の半導体ヘテロ構造に関し、第１の半導
体単結晶基板表面あるいは基板中に、等間隔の複数の形
状（以下、”転位シンク”）を形成する。この転位シン
クは、転位シンクに接する第２の半導体層の少なくとも
一部分内で、第２材料層のほぼ全てのポイントが、移動
方向に対して転位シンクの距離ｌｄの範囲内にあるよう
に配置される。この形状を配置することによって、第２
半導体層の成長中の転位が移動すると、転位シンクによ
って転位が終端され、その結果ミスフィット転位のスレ
ッディング部が除去される。従って、低スレッディング
転位密度の、従来手法のパターンエピタキシーヘテロ構
造の欠点を改善した、格子不整合ヘテロ構造成長手法を
提供することができる。
【図１】転位シンクの配列の実施例を示す図。
【図２】基板上に成長層を有する際の、転位シンクの実
施例を示す図。
施例を示す図。
【図３】基板上に成長層を有する際の、転位シンクの実
施例を示す図。
施例を示す図。
【図４】基板上に成長層を有する際の、転位シンクの実
施例を示す図。
施例を示す図。
【図５】基板中に凹形状を有する際の、転位シンクの実
施例を示す図。
施例を示す図。
【図６】基板中にアモルファス領域を有する際の、転位
シンクの実施例を示す図。
シンクの実施例を示す図。
【図７】基板中にアモルファス領域を有する際の、転位
シンクの実施例を示す図。
シンクの実施例を示す図。
１１ 転位シンク
３０ 基板
３１ エピタキシャル成長層
３２ 転位シンク
３３ 成長層材料
４２ 第３材料部位
６２ 凹形状（”溝”）
７２ アモルファス領域
Claims (12)
- 【請求項１】 半導体からなる部品において、この部
品が、 （ａ）第１の半導体単結晶基板（３０）（この基板は、
主表面を有し、基板上または基板中に等間隔の複数の形
状（１１）（以下、”転位シンク”）を有し、与えられ
た転位シンクには、前記主表面に垂直方向のある大きさ
（ｈ）が付随する）と、 （ｂ）前記主表面上の公称厚さがｔで、第１の半導体基
板に対してエピタキシャルである第２の半導体層（３１
）（第２の半導体層の少なくとも一部が転位シンクの少
なくともいくつかと接する）からなり；（ｃ）第１及び
第２半導体材料のそれぞれの格子定数ａｓ、ａｄが異な
り； （ｄ）第２の半導体材料層が、１または複数の転位移動
方向と、転位移動方向内での最小転位移動距離（以下、
ｌｄ）を有し、 （ｅ）転位シンクに接する第２の半導体層の少なくとも
一部分内に第２半導体層のほぼ全てのポイントが移動方
向に沿って転位シンクの距離ｌｄの範囲内にあるように
、第２半導体層が配置され； （ｆ）層厚ｔと、シンクの大きさｈは、ｈがｔより小さ
いか、あるいはほぼｔと等しく、層の表面が十分平坦で
あるように選択されることを特徴とする、半導体からな
る部品。 - 【請求項２】 与えられた転位シンクが、主表面上に
配置された、最上面を有する第３の半導体（４２）から
なり、前記第３の半導体の厚さがｈで、ｈはほぼｔと等
しく、第３の半導体の最上面には第２の半導体材料がほ
とんど配置されないことを特徴とする請求項１に記載の
部品。 - 【請求項３】 与えられた転位シンクが、主表面上に
配置された第３の半導体（３２）を有し、前記第３の半
導体の厚さがｈが、ｈ＜ｔであり、第３の半導体の最上
面を第２の半導体材料が覆うことを特徴とする請求項１
に記載の部品。 - 【請求項４】 与えられた転位シンクが、主表面内で
凹形状（”溝６２”）を有し、シンクの大きさｈが溝の
深さであり、ｈ＜ｔであり、溝を第２の半導体材料が覆
うことを特徴とする請求項１に記載の部品。 - 【請求項５】 与えられた転位シンクが、シンクの大
きさｈがほぼ０となるように、主表面とともに十分に平
坦であるアモルファス基板領域（７２）を有し、アモル
ファス基板領域を第２の半導体材料が覆うことを特徴と
する請求項１に記載の部品。 - 【請求項６】 第１の半導体が、Ｓｉ、ＧａＡｓ、Ｉ
ｎＰ、Ｇｅからなるグループから選択され、第２の半導
体が、ＧａＡｓ、ＧｅｘＳｉ１ーｘ、ＩｎＰ、ＩｎｘＧ
ａ１ーｘＡｓ、ＩｎｘＧａ１ーｘＡｓ１ーｙＰｙからな
るグループから選択されることを特徴とする請求項１に
記載の部品。 - 【請求項７】 第３の半導体が、ＳｉＯ２、Ｓｉ３Ｎ
ｘ（ｘ〜４）からなる材料から選択されることを特徴と
する請求項２に記載の部品。 - 【請求項８】 第３の半導体が、ＳｉＯ２、Ｓｉ３Ｎ
ｘ（ｘ〜４）からなる材料から選択されることを特徴と
する請求項３に記載の部品。 - 【請求項９】 第２の半導体層の、ミスフィット転位
を形成する臨界膜厚がｈｃであり、１０ｈｃ＜ｈ＜ｔで
あることを特徴とする請求項１に記載の部品。 - 【請求項１０】 第２の半導体層が、基板の表面に垂
直方向に組成が変化する領域を有することを特徴とする
請求項１に記載の部品。 - 【請求項１１】 前記領域が、それぞれ組成の異なる
第１及び第２の組成層の、少なくとも２つの層を有する
ことを特徴とする請求項１０に記載の部品。 - 【請求項１２】 前記領域が、第２の組成の複数の層
を有することを特徴とする請求項１１に記載の部品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US671276 | 1984-11-14 | ||
| US07/671,276 US5091767A (en) | 1991-03-18 | 1991-03-18 | Article comprising a lattice-mismatched semiconductor heterostructure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04318918A true JPH04318918A (ja) | 1992-11-10 |
| JP3027473B2 JP3027473B2 (ja) | 2000-04-04 |
Family
ID=24693839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4056142A Expired - Lifetime JP3027473B2 (ja) | 1991-03-18 | 1992-02-07 | 半導体からなる部品 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5091767A (ja) |
| EP (1) | EP0505093B1 (ja) |
| JP (1) | JP3027473B2 (ja) |
| DE (1) | DE69225520T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617182B2 (en) | 1998-09-14 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and semiconductor substrate, and method for fabricating the same |
| JP2008514021A (ja) * | 2004-09-22 | 2008-05-01 | アドバンスシス・リミテッド | 格子調整半導体基板の作製 |
| JP2011014897A (ja) * | 2009-06-05 | 2011-01-20 | Sumitomo Chemical Co Ltd | 半導体基板、光電変換デバイス、半導体基板の製造方法、および光電変換デバイスの製造方法 |
| JP2011187965A (ja) * | 1998-07-31 | 2011-09-22 | Sharp Corp | 窒化物半導体構造とその製造方法および発光素子 |
Families Citing this family (70)
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|---|---|---|---|---|
| DE19604348C2 (de) * | 1996-02-07 | 2003-10-23 | Deutsche Telekom Ag | Verfahren zur Herstellung einer kalibrierten Längenskala im Nanometerbereich für technische Geräte, die der hochauflösenden bis ultrahochauflösenden Abbildung von Strukturen dienen |
| US5719894A (en) * | 1996-09-25 | 1998-02-17 | Picolight Incorporated | Extended wavelength strained layer lasers having nitrogen disposed therein |
| US5825796A (en) * | 1996-09-25 | 1998-10-20 | Picolight Incorporated | Extended wavelength strained layer lasers having strain compensated layers |
| US5719895A (en) * | 1996-09-25 | 1998-02-17 | Picolight Incorporated | Extended wavelength strained layer lasers having short period superlattices |
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