JPH0431930A - データ処理装置 - Google Patents
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- JPH0431930A JPH0431930A JP2139147A JP13914790A JPH0431930A JP H0431930 A JPH0431930 A JP H0431930A JP 2139147 A JP2139147 A JP 2139147A JP 13914790 A JP13914790 A JP 13914790A JP H0431930 A JPH0431930 A JP H0431930A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は電子レジスタ（Ｅ ＣＵ）等のデータ処理装
置に関する。
置に関する。
［従来の技術］
従来、電子レジスタにおいては、売上データが入力され
ると、入力された売上データに基づいて表示処理、印字
処理、小計メモリへの加算処理、部門別合計器や取引別
合計器への加算処理等、連の処理が実行される。
ると、入力された売上データに基づいて表示処理、印字
処理、小計メモリへの加算処理、部門別合計器や取引別
合計器への加算処理等、連の処理が実行される。
ところで、ＥＣＲにおいてはメインＣＰＵがプログラム
の暴走を起すと、その暴走を検知するようにしていた。
の暴走を起すと、その暴走を検知するようにしていた。
［発明が解決しようとする課題］
しかしながら、プログラムの暴走を検知したとしても、
従来においては、再びイニシャルから復帰して暴走を解
除するしかなく、それまでのデータ、つまり、ＦｉＡＭ
内の各種合計器やメモリ内容が破壊されるという欠点が
あった。
従来においては、再びイニシャルから復帰して暴走を解
除するしかなく、それまでのデータ、つまり、ＦｉＡＭ
内の各種合計器やメモリ内容が破壊されるという欠点が
あった。
この原因は、プログラムの暴走によってＲＡＭ内のデー
タが書き替えられることに起因する。
タが書き替えられることに起因する。
してみれば、入力処理されたデータを他のメモリにも退
避記憶させると共にこの退避メモリへの書き込みを一定
の条件下で禁止できれば、プログラムが暴走したとして
も少なくとも退避メモリ内のデータだけは保護すること
が可能となり、その後、退避メモリ内のデータを復帰さ
せればプログラムの暴走が無かったものとして以降の処
理を続行することが可能となることは明らかである。
避記憶させると共にこの退避メモリへの書き込みを一定
の条件下で禁止できれば、プログラムが暴走したとして
も少なくとも退避メモリ内のデータだけは保護すること
が可能となり、その後、退避メモリ内のデータを復帰さ
せればプログラムの暴走が無かったものとして以降の処
理を続行することが可能となることは明らかである。
この発明の課題は、入力処理されたデータを一定の条件
下でのみ書き込みが可能な退避メモリに記憶させておき
、プログラムの暴走検出時に退避メモリ内のデータを復
帰できるようにすることである。
下でのみ書き込みが可能な退避メモリに記憶させておき
、プログラムの暴走検出時に退避メモリ内のデータを復
帰できるようにすることである。
［課題を解決するための手段］
この発明の手段は次の通りである。
第１のデータ記憶手段ｌ（第１図の機能ブロック図を参
照、以下同じ）は、入力処理されたデータを記憶するメ
モリで、例えばＥＣＲにおいては各種合計器等を構成す
るＲＡＭである。
照、以下同じ）は、入力処理されたデータを記憶するメ
モリで、例えばＥＣＲにおいては各種合計器等を構成す
るＲＡＭである。
第２のデータ記憶手段２は第１のデータ記憶手段ｌ内の
データと同一データを記憶するバックアップ用のメモリ
である。
データと同一データを記憶するバックアップ用のメモリ
である。
第１の書込制御手段３は入力されたデータに基づいて一
連の処理を逐次実行する際に、第２のデータ記憶手段２
に対してのみ所定の処理単位毎に出力される書き込み許
可信号に基づいて第１のデータ記憶手段ｌ内のデータを
第２のデータ記憶手段２に書き込んでデータを退避させ
る。
連の処理を逐次実行する際に、第２のデータ記憶手段２
に対してのみ所定の処理単位毎に出力される書き込み許
可信号に基づいて第１のデータ記憶手段ｌ内のデータを
第２のデータ記憶手段２に書き込んでデータを退避させ
る。
暴走検出手段４はプログラムの暴走を検出するもので、
例えば暴走検出用のタイマを有する構成となっている。
例えば暴走検出用のタイマを有する構成となっている。
第２の書込制御手段５は暴走検出手段４によってプログ
ラムの暴走が検出された際に、第２のデータ記憶手段２
内のデータを第１のデータ記憶手段ｌに書き込んでデー
タを復帰させる。
ラムの暴走が検出された際に、第２のデータ記憶手段２
内のデータを第１のデータ記憶手段ｌに書き込んでデー
タを復帰させる。
［作 用］
この発明の手段の作用は次の通りである。
先ず、プログラムが正常に動作している場合において、
データが入力されると、入力されたデータに基づいて表
示処理、印字処理、小計メモリへの加算処理、各種合計
器への加算処理等、一連の処理が逐次実行されると共に
、入力処理されたデータは第１のデータ記憶手段ｌに記
憶される。
データが入力されると、入力されたデータに基づいて表
示処理、印字処理、小計メモリへの加算処理、各種合計
器への加算処理等、一連の処理が逐次実行されると共に
、入力処理されたデータは第１のデータ記憶手段ｌに記
憶される。
その際、第１の書込制御手段３は第２のデータ記憶手段
２に対してのみ所定の処理単位毎に出力される書き込み
許可信号に基づいて第１のデータ記憶手段ｌ内のデータ
を第２のデータ記憶手段２に書き込んでデータを退避さ
せる。この結果、第２のデータ記憶手段２内には第１の
データ記憶手段ｌ内のデータと同一のデータが退避され
る。この場合、第２のデータ記憶手段２は上記書き込み
許可信号の出力タイミングのみデータの書き込みが可能
で、その他は第２のデータ記憶手段２に対するデータの
書き込みが禁止される為、その間プログラムが暴走した
としても第２のデータ記憶手段２内のデータはプログラ
ムの暴走から保護することができる。
２に対してのみ所定の処理単位毎に出力される書き込み
許可信号に基づいて第１のデータ記憶手段ｌ内のデータ
を第２のデータ記憶手段２に書き込んでデータを退避さ
せる。この結果、第２のデータ記憶手段２内には第１の
データ記憶手段ｌ内のデータと同一のデータが退避され
る。この場合、第２のデータ記憶手段２は上記書き込み
許可信号の出力タイミングのみデータの書き込みが可能
で、その他は第２のデータ記憶手段２に対するデータの
書き込みが禁止される為、その間プログラムが暴走した
としても第２のデータ記憶手段２内のデータはプログラ
ムの暴走から保護することができる。
しかして、暴走検出手段４によってプログラムの暴走が
検出されると、第２の書込制御手段５は第２のデータ記
憶手段２内のデータを第１のデータ記憶手段ｌに書き込
んでデータを復帰させる。
検出されると、第２の書込制御手段５は第２のデータ記
憶手段２内のデータを第１のデータ記憶手段ｌに書き込
んでデータを復帰させる。
したがって、入力処理されたデータを一定の条件下での
み書き込みが可能な退避メモリに記憶させておき、プロ
グラムの暴走検出時に退避メモリ内のデータを復帰する
ことができる。
み書き込みが可能な退避メモリに記憶させておき、プロ
グラムの暴走検出時に退避メモリ内のデータを復帰する
ことができる。
［実施例］
以下、第２図〜第５図を参照しなから一実施例を説明す
る。
る。
第２図はＥＣＲの基本的な構成を示したプロッり図であ
る。
る。
ＣＰＵＩＩは予め格納されているマイクロプログラムに
したがってこのＥＣＲの各種の動作を制御するもので、
このＣＰＵＩＩにはデータバスラインＤＢおよびアドレ
スバスラインＡＢを介してキー人力部１２、印字部１３
、表示部１４、ＲＡＭ１５が接続されている。
したがってこのＥＣＲの各種の動作を制御するもので、
このＣＰＵＩＩにはデータバスラインＤＢおよびアドレ
スバスラインＡＢを介してキー人力部１２、印字部１３
、表示部１４、ＲＡＭ１５が接続されている。
キー人力部１２は部門キーＡＫ、置数キーＢＫ、ファン
クションキーＣＫを有するキー人力装置で、キー人力部
１２から入力されたデータはＣＰＵＩＩに取り込まれて
入力処理されたのち表示部１４から表示出力されたり、
印字部１３から印字出力される他、ＲＡＭ１５内の各種
合計器へ加算登録される。
クションキーＣＫを有するキー人力装置で、キー人力部
１２から入力されたデータはＣＰＵＩＩに取り込まれて
入力処理されたのち表示部１４から表示出力されたり、
印字部１３から印字出力される他、ＲＡＭ１５内の各種
合計器へ加算登録される。
ＲＡＭ１５は各種プリセットデータを記憶する設定メモ
リ１５−１と、他のメモリ領域を二等分して成るＲＡＭ
前半部（ノーマルメモリ）１５−２およびＲＡＭ後半部
（バックアップメモリ）１５−３を有する構成で、ノー
マルメモリ１５−２およびバックアップメモリ１５−３
を同一構成となっている。即ち、ノーマルメモリ１５−
２およびバックアップメモリ１５−３は部門別合計器、
取引別合計器、ワークエリア（小計メモリ等）、シーケ
ンスカウンタ値を記憶するエリ乙その他のメモリエリア
を有する構成となっている。ここで、ノーマルメモリ１
５−２、バックアップメモリ１５−３はＣＰＵＩＩの制
御下で動作する書込制御部１６からの書き込み指令信号
ＷＨに基づいてデータの書き込み動作が制御される。
リ１５−１と、他のメモリ領域を二等分して成るＲＡＭ
前半部（ノーマルメモリ）１５−２およびＲＡＭ後半部
（バックアップメモリ）１５−３を有する構成で、ノー
マルメモリ１５−２およびバックアップメモリ１５−３
を同一構成となっている。即ち、ノーマルメモリ１５−
２およびバックアップメモリ１５−３は部門別合計器、
取引別合計器、ワークエリア（小計メモリ等）、シーケ
ンスカウンタ値を記憶するエリ乙その他のメモリエリア
を有する構成となっている。ここで、ノーマルメモリ１
５−２、バックアップメモリ１５−３はＣＰＵＩＩの制
御下で動作する書込制御部１６からの書き込み指令信号
ＷＨに基づいてデータの書き込み動作が制御される。
書込制御部１６はラッチ回路（Ｄ型フリップフロップ）
１６−１と、各種のゲート回路１６−２．１６−３．１
６−４．１６−５等を有し、ゲート回路１６−２〜１６
−４は負論理オアゲート、ゲート回路１６−５は負論理
アンドゲートで、アドレスバスラインＡＢのうちその最
上位アドレスラインＡｎがゲート回路１６−２には直接
、ゲート回路１６−３にはインバータ１６−６を介して
入力されている。また、ＣＰＵＩＩから出力される書き
込み指令信号Ｗ１はゲート回路１６−２．１６−４に入
力されている。ここでゲート回路１６−４の出方信号は
ゲート回路１６−３に入力ｙれ、またゲート回路１６−
２およびゲート回路１６−３の出方信号はゲート回路１
６−５に夫々入力されている。そして、ゲート回路１６
−５の出力信号がＲＡＭ１５に書き込み指令信号ＷＥと
して入力されている。
１６−１と、各種のゲート回路１６−２．１６−３．１
６−４．１６−５等を有し、ゲート回路１６−２〜１６
−４は負論理オアゲート、ゲート回路１６−５は負論理
アンドゲートで、アドレスバスラインＡＢのうちその最
上位アドレスラインＡｎがゲート回路１６−２には直接
、ゲート回路１６−３にはインバータ１６−６を介して
入力されている。また、ＣＰＵＩＩから出力される書き
込み指令信号Ｗ１はゲート回路１６−２．１６−４に入
力されている。ここでゲート回路１６−４の出方信号は
ゲート回路１６−３に入力ｙれ、またゲート回路１６−
２およびゲート回路１６−３の出方信号はゲート回路１
６−５に夫々入力されている。そして、ゲート回路１６
−５の出力信号がＲＡＭ１５に書き込み指令信号ＷＥと
して入力されている。
一方、ラッチ回路１６−１はＣＰＵＩＩから出力される
ボート信号Ｐｏ 、 ＰＩによってその出方が変化する
もので、そのＤ入力端子にはボート信号ＰＧが入力され
、またＣＫ入力端子にはボート信号Ｐ１が入力されてい
る。そしてラッチ回路１６−１のＱ出力はゲート回路１
６−４に入力されている。なお、ＣＰＵＩＩから出力さ
れるボート信号Ｐａ 、ＰＨは所定のタイミングで出力
される信号で、キー人力部１２から売上データが入力さ
れることによって実行される一連の処理、つまり、表示
処理、印字処理、小計メモリへの加算処理、各種合計器
への加算処理において各処理タイミング毎に出力される
。ここで、ＣＰＵＩＩから出力されるボート信号Ｐａ
、ＰＩに応じてノーマルメモリ１５−２の内容が全て八
ツファー２プメモリ１５−３に退避される。なお、ＣＰ
ＵＩＩ内のシーケンスカウンタ１１−１は前記一連の処
理の進行状態を管理する為のもので、シーケンスカウン
タ１１−１は一連の処理が逐次実行される毎に、その処
理陥を計数する。
ボート信号Ｐｏ 、 ＰＩによってその出方が変化する
もので、そのＤ入力端子にはボート信号ＰＧが入力され
、またＣＫ入力端子にはボート信号Ｐ１が入力されてい
る。そしてラッチ回路１６−１のＱ出力はゲート回路１
６−４に入力されている。なお、ＣＰＵＩＩから出力さ
れるボート信号Ｐａ 、ＰＨは所定のタイミングで出力
される信号で、キー人力部１２から売上データが入力さ
れることによって実行される一連の処理、つまり、表示
処理、印字処理、小計メモリへの加算処理、各種合計器
への加算処理において各処理タイミング毎に出力される
。ここで、ＣＰＵＩＩから出力されるボート信号Ｐａ
、ＰＩに応じてノーマルメモリ１５−２の内容が全て八
ツファー２プメモリ１５−３に退避される。なお、ＣＰ
ＵＩＩ内のシーケンスカウンタ１１−１は前記一連の処
理の進行状態を管理する為のもので、シーケンスカウン
タ１１−１は一連の処理が逐次実行される毎に、その処
理陥を計数する。
また、ＣＰＵＩＩは暴走検出用タイマ１７にリセット信
号を所定のタイミング毎に出力し、暴走検出用タイマ１
７がタイムアツプした際に暴走検出用タイマ１７から割
込信号が入力されると、ＣＰＵＩＩはトラップ処理を実
行し、バックアップメモリ１５−３内に退避させておい
たデータをノーマルメモリ１５−２に戻し、シーケンス
カウンタ１１−１で示される処理の先頭から通常の処理
を実行する。
号を所定のタイミング毎に出力し、暴走検出用タイマ１
７がタイムアツプした際に暴走検出用タイマ１７から割
込信号が入力されると、ＣＰＵＩＩはトラップ処理を実
行し、バックアップメモリ１５−３内に退避させておい
たデータをノーマルメモリ１５−２に戻し、シーケンス
カウンタ１１−１で示される処理の先頭から通常の処理
を実行する。
なお、アドレスデコーダ１８はＣＰＵＩＩからのアドレ
スデータをデコードしてＲＡＭ１５にチップセレクト信
号Ｃ８を与える。
スデータをデコードしてＲＡＭ１５にチップセレクト信
号Ｃ８を与える。
次に本実施例の動作を説明する。
第３図はキー人力処理を示したフローチャートで、この
キー人力処理が開始されると、ノーマルメモリ１５−２
の内容をバックアップメモリ１５−３に転送退避させる
処理が実行される（ステップＡＩ）。
キー人力処理が開始されると、ノーマルメモリ１５−２
の内容をバックアップメモリ１５−３に転送退避させる
処理が実行される（ステップＡＩ）。
ここで、第４図は書込制御部１６の動作を示すタイムチ
ャートである。
ャートである。
ここで、書込制御部１６において、ＲＡＭ１５への最上
位アドレスラインＡｎが“０″のときにはＣＰＵＩＩか
らの書き込み指令信号ＷＥが各種ゲート回路１６−２．
１６−５を介してＲＡＭ１５にそのまま書き込み指令信
号として送られるが、最上位アドレスラインＡｎが“１
″のときにはラッチ回路１６−１のＱ出力が“０”にな
っていないと、ＲＡＭ１５への書き込み指令信号が“０
″にならず、したがってＲＡＭ１５への書き込みが禁止
される。ここで、ラッチ回路１６−１のＱ出力を変える
為にはＣＰＵＩＩからポート信号Ｐｏ 、Ｐ＋ を出力
しなければならない。
位アドレスラインＡｎが“０″のときにはＣＰＵＩＩか
らの書き込み指令信号ＷＥが各種ゲート回路１６−２．
１６−５を介してＲＡＭ１５にそのまま書き込み指令信
号として送られるが、最上位アドレスラインＡｎが“１
″のときにはラッチ回路１６−１のＱ出力が“０”にな
っていないと、ＲＡＭ１５への書き込み指令信号が“０
″にならず、したがってＲＡＭ１５への書き込みが禁止
される。ここで、ラッチ回路１６−１のＱ出力を変える
為にはＣＰＵＩＩからポート信号Ｐｏ 、Ｐ＋ を出力
しなければならない。
この結果、ＲＡＭ１５のノーマルメモリ１５−２につい
ては、通常と同様にＣＰＵＩＩからの書き込み指令信号
ＷＥにしたがって書き込み可能となるが、バックアップ
メモリ１５−３についてはＣＰＵＩＩから特別な制御信
号（ポート信号Ｐｏ 、Ｐ＋ ）を出力しなければバッ
クアップメモリ１５−３に対する書き込みは禁止される
。
ては、通常と同様にＣＰＵＩＩからの書き込み指令信号
ＷＥにしたがって書き込み可能となるが、バックアップ
メモリ１５−３についてはＣＰＵＩＩから特別な制御信
号（ポート信号Ｐｏ 、Ｐ＋ ）を出力しなければバッ
クアップメモリ１５−３に対する書き込みは禁止される
。
このようにしてＣＰＵＩＩから特別な制御信号であるポ
ート信号ＰＯ，Ｐ＋ を出力すると、ノーマルメモリ１
５−２内のデータは全てバックアップメモリ１５−３に
退避される。その後、ステップＡ２に進み、シーケンス
カウンタｌ １−１に初期値「１」をセットしたのち表
示処理に移る（ステップＡ３）。
ート信号ＰＯ，Ｐ＋ を出力すると、ノーマルメモリ１
５−２内のデータは全てバックアップメモリ１５−３に
退避される。その後、ステップＡ２に進み、シーケンス
カウンタｌ １−１に初期値「１」をセットしたのち表
示処理に移る（ステップＡ３）。
しかして、表示処理が終ると、再びノーマルメモリ１５
−２内のデータを全てバックアップメモリ１５−３に退
避させ（ステップＡ４）、シーケンスカウンタ１１−１
に「１」をセットする（ステップＡ５）。その後、印字
処理に移る（ステップＡ６）。
−２内のデータを全てバックアップメモリ１５−３に退
避させ（ステップＡ４）、シーケンスカウンタ１１−１
に「１」をセットする（ステップＡ５）。その後、印字
処理に移る（ステップＡ６）。
以下、小計メモリへの加算処理（ステップＡ９）１次で
部門別合計器への加算処理（ステップＡ１２）、固定合
計器への加算処理（ステップＡ１５）を逐次実行するが
、各処理を実行する前に、ノーマルメモリ１５−２内の
データをバックアップメモリ１５−３に退避させ（ステ
ー７プＡ７、Ａ１０．Ａ１３）、次でシーケンスカウン
タ１１−１の更新を行う（ステップ八８、Ａ１１Ａ１４
）、この場合、シーケンスカウンタ１１−１の値はステ
ップＡ８で「２」、ステップＡｌｌで「３」、ステップ
Ａ１４で［４」となる。
部門別合計器への加算処理（ステップＡ１２）、固定合
計器への加算処理（ステップＡ１５）を逐次実行するが
、各処理を実行する前に、ノーマルメモリ１５−２内の
データをバックアップメモリ１５−３に退避させ（ステ
ー７プＡ７、Ａ１０．Ａ１３）、次でシーケンスカウン
タ１１−１の更新を行う（ステップ八８、Ａ１１Ａ１４
）、この場合、シーケンスカウンタ１１−１の値はステ
ップＡ８で「２」、ステップＡｌｌで「３」、ステップ
Ａ１４で［４」となる。
このように各処理を実行する前処理としてＣＰＵ１ｌは
特別な制御信号を出力し、ノーマルメモリ１５−２内の
データをバックアップメモリ１５３に退避しておき、ま
たバックアップメモリ１５−３内のデータがどの処理段
階でのデータであるかを明確にする為、シーケンスカウ
ンタ１１−１に処理陥をセットしておく。
特別な制御信号を出力し、ノーマルメモリ１５−２内の
データをバックアップメモリ１５３に退避しておき、ま
たバックアップメモリ１５−３内のデータがどの処理段
階でのデータであるかを明確にする為、シーケンスカウ
ンタ１１−１に処理陥をセットしておく。
しかして、ＣＰＵＩＩは暴走検出用タイマ１７を所定の
タイミングでリセットし、プログラムの暴走によってＣ
ＰＵＩＩからリセット信号が出力されなくなると、暴走
検出用タイマ１７はタイムアツプし、ＣＰＵＩＩに割込
信号が入力される。
タイミングでリセットし、プログラムの暴走によってＣ
ＰＵＩＩからリセット信号が出力されなくなると、暴走
検出用タイマ１７はタイムアツプし、ＣＰＵＩＩに割込
信号が入力される。
このようにプログラムの暴走検出によってＣＰＵ１ｌに
割込信号が入力されると、ＣＰＵＩＩは第５図に示した
トラップ処理を実行する。
割込信号が入力されると、ＣＰＵＩＩは第５図に示した
トラップ処理を実行する。
先ず、バックアップメモリ１５−３内に退避しておいた
データを全てノーマルメモリ１５−２に復帰させる（ス
テップＢ１）、その後、シーケンスカウンタ１１−１の
値をチエツクし、どの処理段階でプログラムの暴走が起
きたかをチエツクする（ステップＢ２）、そして、この
シーケンスカウンタ１１−１の値に応じて第３図の処理
ルーチンへ復帰させる。この場合、シーケンスカウンタ
１１−１が「０」のときには第３図のステー、プＡｌ、
「１」のときにはステー２プＡ４、「２」のときにはス
テップＡ７、「３」のときにはステップＡｌ０１「４」
のときにはステップＡ１３に復帰する。
データを全てノーマルメモリ１５−２に復帰させる（ス
テップＢ１）、その後、シーケンスカウンタ１１−１の
値をチエツクし、どの処理段階でプログラムの暴走が起
きたかをチエツクする（ステップＢ２）、そして、この
シーケンスカウンタ１１−１の値に応じて第３図の処理
ルーチンへ復帰させる。この場合、シーケンスカウンタ
１１−１が「０」のときには第３図のステー、プＡｌ、
「１」のときにはステー２プＡ４、「２」のときにはス
テップＡ７、「３」のときにはステップＡｌ０１「４」
のときにはステップＡ１３に復帰する。
このようにプログラムの暴走が検出されると、バックア
ップメモリ１５−３内に退避しておいたデータをノーマ
ルメモリ１５−２に復帰させ、シーケンスカウンタ１１
−１で示される処理の先頭から以降の処理を続行する。
ップメモリ１５−３内に退避しておいたデータをノーマ
ルメモリ１５−２に復帰させ、シーケンスカウンタ１１
−１で示される処理の先頭から以降の処理を続行する。
なお、上記実施例はＥＣＲに適用したが、その他のデー
タ処理装置にも適用可能であることは勿論である。
タ処理装置にも適用可能であることは勿論である。
［発明の効果］
この発明によれば、入力処理されたデータを一定の条件
下でのみ書き込みが可能な退避メモリに記憶させておき
、プログラムの暴走検出時に退避メモリ内のデータを復
帰することができるので、プログラムが暴走したとして
も少なくとも退避メモリ内のデータだけは保護すること
が可能となり、その後、退避メモリ内のデータを復帰さ
せればプログラムの暴走が無かったものとして以降の処
理を続行することが可能となる。
下でのみ書き込みが可能な退避メモリに記憶させておき
、プログラムの暴走検出時に退避メモリ内のデータを復
帰することができるので、プログラムが暴走したとして
も少なくとも退避メモリ内のデータだけは保護すること
が可能となり、その後、退避メモリ内のデータを復帰さ
せればプログラムの暴走が無かったものとして以降の処
理を続行することが可能となる。
第１図はこの発明の機能ブロック図、第２図〜第５図は
実施例を示し、第２図はＥＣＲの基本的な構成を示した
ブロック図、第３図はキー人力処理を示したフローチャ
ート、第４図は書込制御部１６の動作を説明する為のタ
イムチャート、第５図はプログラム暴走検出時のトラッ
プ処理を示したフローチャートである。 １１・・・・・・ＣＰＵ、１２・・・・・・キー人力部
、１５・・・・・・ＲＡＭ、１５−２・・・・・・ノー
マルメモリ、１５−３・・・・・・バックアップメモリ
、１６・・・・・・書込制御部、１７・・・・・・暴走
検出用タイマ。
実施例を示し、第２図はＥＣＲの基本的な構成を示した
ブロック図、第３図はキー人力処理を示したフローチャ
ート、第４図は書込制御部１６の動作を説明する為のタ
イムチャート、第５図はプログラム暴走検出時のトラッ
プ処理を示したフローチャートである。 １１・・・・・・ＣＰＵ、１２・・・・・・キー人力部
、１５・・・・・・ＲＡＭ、１５−２・・・・・・ノー
マルメモリ、１５−３・・・・・・バックアップメモリ
、１６・・・・・・書込制御部、１７・・・・・・暴走
検出用タイマ。
Claims (1)
- 【特許請求の範囲】 入力されたデータに基づいて一連の処理を逐次実行す
るデータ処理装置において、 入力処理されたデータを記憶する第１のデータ記憶手段
と、 この第１のデータ記憶手段内のデータと同一データを記
憶する第２のデータ記憶手段と、入力されたデータに基
づいて一連の処理を逐次実行する際に、前記第２のデー
タ記憶手段に対してのみ所定の処理単位毎に出力される
書き込み許可信号に基づいて前記第１のデータ記憶手段
内のデータを第２のデータ記憶手段に書き込んでデータ
を退避させる第１の書込制御手段と、 プログラムの暴走を検出する暴走検出手段と、この暴走
検出手段によってプログラムの暴走が検出された際に、
前記第２のデータ記憶手段内のデータを第１のデータ記
憶手段に書き込んでデータを復帰させる第２の書込制御
手段と、 を具備したことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139147A JPH0431930A (ja) | 1990-05-29 | 1990-05-29 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139147A JPH0431930A (ja) | 1990-05-29 | 1990-05-29 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0431930A true JPH0431930A (ja) | 1992-02-04 |
Family
ID=15238665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139147A Pending JPH0431930A (ja) | 1990-05-29 | 1990-05-29 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0431930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236289A (ja) * | 1993-02-08 | 1994-08-23 | Kofu Nippon Denki Kk | 情報処理装置 |
| JPH07129420A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | プロセッサを用いた制御装置及び制御復帰方法 |
-
1990
- 1990-05-29 JP JP2139147A patent/JPH0431930A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236289A (ja) * | 1993-02-08 | 1994-08-23 | Kofu Nippon Denki Kk | 情報処理装置 |
| JPH07129420A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | プロセッサを用いた制御装置及び制御復帰方法 |
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