JPH04319598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04319598A JPH04319598A JP3087987A JP8798791A JPH04319598A JP H04319598 A JPH04319598 A JP H04319598A JP 3087987 A JP3087987 A JP 3087987A JP 8798791 A JP8798791 A JP 8798791A JP H04319598 A JPH04319598 A JP H04319598A
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- Japan
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- cell
- vcct
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体記憶装置，特に
，低消費電力化を可能とするＳＲＡＭに関する。
，低消費電力化を可能とするＳＲＡＭに関する。
【０００２】近年，半導体記憶装置の大容量化は著しい
ものがあり，これに伴なって，低消費電力化が強く要求
されている。
ものがあり，これに伴なって，低消費電力化が強く要求
されている。
【０００３】
【従来の技術】図３は従来のＳＲＡＭセルの回路構成図
である。図において，Ｒ３ ，Ｒ４ は高抵抗多結晶シ
リコン（ポリＳｉ）膜よりなる抵抗である。
である。図において，Ｒ３ ，Ｒ４ は高抵抗多結晶シ
リコン（ポリＳｉ）膜よりなる抵抗である。
【０００４】従来，４トランジスタ２抵抗型のＳＲＡＭ
の場合，セルの高抵抗ポリＳｉ膜の抵抗Ｒ３ ，Ｒ４
をプルアップする電圧は半導体装置の電源電圧（ＶＣＣ
）のレベルとなっており， 消費電力を少なくするため
， 高抵抗ポリＳｉ膜にかかる電圧を下げるためには，
ＶＣＣに連動して低くする必要があった。
の場合，セルの高抵抗ポリＳｉ膜の抵抗Ｒ３ ，Ｒ４
をプルアップする電圧は半導体装置の電源電圧（ＶＣＣ
）のレベルとなっており， 消費電力を少なくするため
， 高抵抗ポリＳｉ膜にかかる電圧を下げるためには，
ＶＣＣに連動して低くする必要があった。
【０００５】しかし， 単純に， ＶＣＣを低く抑える
ことは，トランジスタの能力が不足して， Ｌ，Ｈのレ
ベル判定を行うセンスアンプが正しく動作しない等の弊
害がある。
ことは，トランジスタの能力が不足して， Ｌ，Ｈのレ
ベル判定を行うセンスアンプが正しく動作しない等の弊
害がある。
【０００６】
【発明が解決しようとする課題】高抵抗ポリＳｉ膜には
， 常にＶＣＣが印加されており， スタンバイ時に流
れる電流はそのメモリ容量分の総和になる。
， 常にＶＣＣが印加されており， スタンバイ時に流
れる電流はそのメモリ容量分の総和になる。
【０００７】従って， 高抵抗ポリＳｉ膜に印加する電
圧を下げることにより， スタンバイ時の低消費電力化
が可能となる。また， 低温では， 高抵抗ポリＳｉ膜
の抵抗値が上がり， セルの電流自体は少なくなるが，
ＳＲＡＭのセルの保持電流も比例して少なくなり，結晶
欠陥等のジャンクションリークにより，データリテンシ
ョン不良となる。
圧を下げることにより， スタンバイ時の低消費電力化
が可能となる。また， 低温では， 高抵抗ポリＳｉ膜
の抵抗値が上がり， セルの電流自体は少なくなるが，
ＳＲＡＭのセルの保持電流も比例して少なくなり，結晶
欠陥等のジャンクションリークにより，データリテンシ
ョン不良となる。
【０００８】このモードの場合は，常温でも高抵抗ポリ
Ｓｉ膜のプルアップ電圧を下げることにより，セルの保
持電流を少なくし，不良とすることができる。また，高
温の場合には，セルのリーク電流が多くなるため，低温
と同じように保持電流が少なくなる。
Ｓｉ膜のプルアップ電圧を下げることにより，セルの保
持電流を少なくし，不良とすることができる。また，高
温の場合には，セルのリーク電流が多くなるため，低温
と同じように保持電流が少なくなる。
【０００９】この時，コンタクトの抵抗が大きい場合，
また，高抵抗ポリ膜の断線等により高温のデータリテン
ション不良となる。このモードの場合も，常温で高抵抗
ポリＳｉ膜のプルアップ電圧を下げることにより，セル
の保持電流を少なくして不良とすることができる。
また，高抵抗ポリ膜の断線等により高温のデータリテン
ション不良となる。このモードの場合も，常温で高抵抗
ポリＳｉ膜のプルアップ電圧を下げることにより，セル
の保持電流を少なくして不良とすることができる。
【００１０】本発明は，以上の点を鑑み， 半導体記憶
装置の電源電圧の構成に関し，スタンバイ時の低消費電
力化と，高温・低温不良を常温でリジェクトすることを
目的とする。
装置の電源電圧の構成に関し，スタンバイ時の低消費電
力化と，高温・低温不良を常温でリジェクトすることを
目的とする。
【００１１】
【課題を解決するための手段】図１は本発明のＳＲＡＭ
セルの回路構成図である。図において，Ｒ１ ，Ｒ２
は高抵抗ポリＳｉ膜の抵抗，Ｄ１ ，Ｄ２ は逆流防止
用のダイオードである。
セルの回路構成図である。図において，Ｒ１ ，Ｒ２
は高抵抗ポリＳｉ膜の抵抗，Ｄ１ ，Ｄ２ は逆流防止
用のダイオードである。
【００１２】上記の問題点は，４トランジスタ２抵抗型
のＳＲＡＭセルの場合，セルの高抵抗ポリＳｉ膜からな
る抵抗Ｒ１，Ｒ２に印加する電圧（ＶＣＣＴ）をＶＣＣ
レベルと切離し， 別個に独立してコントロールできる
ようにすれば良い。
のＳＲＡＭセルの場合，セルの高抵抗ポリＳｉ膜からな
る抵抗Ｒ１，Ｒ２に印加する電圧（ＶＣＣＴ）をＶＣＣ
レベルと切離し， 別個に独立してコントロールできる
ようにすれば良い。
【００１３】４トランジスタ２抵抗型のＳＲＡＭの場合
，セルのポリＳｉ膜の抵抗Ｒ１ ，Ｒ２ に掛かる電圧
ＶＣＣＴは， 通常，ＶＣＣレベルとして， リード・
ライトを実施する。
，セルのポリＳｉ膜の抵抗Ｒ１ ，Ｒ２ に掛かる電圧
ＶＣＣＴは， 通常，ＶＣＣレベルとして， リード・
ライトを実施する。
【００１４】これは， 従来のＳＲＡＭ動作と同じであ
るが，バッテリーバックアップモードになった時に，Ｖ
ＣＣＴの電圧を下げてセル電流を少なくすることが出来
る。また， 試験を行う時には， 外部からＶＣＣＴを
印加できるようにして， 書込み時にＶＣＣＴの電圧を
自由に設定することが可能となる。
るが，バッテリーバックアップモードになった時に，Ｖ
ＣＣＴの電圧を下げてセル電流を少なくすることが出来
る。また， 試験を行う時には， 外部からＶＣＣＴを
印加できるようにして， 書込み時にＶＣＣＴの電圧を
自由に設定することが可能となる。
【００１５】即ち，本発明の目的は，メモリセルの電源
電圧が，周辺回路の電源電圧より低くなるように構成さ
れてなることにより，また，４トランジスタ２抵抗型Ｓ
ＲＡＭセルを有する半導体記憶装置において，該抵抗の
プルアップしている電圧が，周辺回路の電源電圧より低
く定められていることにより，さらに，チップ温度を検
出する温度検出回路と，検出した温度にもとずきセルの
電圧レベル（ＶＣＣＴ）を決定する電源出力回路とを有
することにより達成される。
電圧が，周辺回路の電源電圧より低くなるように構成さ
れてなることにより，また，４トランジスタ２抵抗型Ｓ
ＲＡＭセルを有する半導体記憶装置において，該抵抗の
プルアップしている電圧が，周辺回路の電源電圧より低
く定められていることにより，さらに，チップ温度を検
出する温度検出回路と，検出した温度にもとずきセルの
電圧レベル（ＶＣＣＴ）を決定する電源出力回路とを有
することにより達成される。
【００１６】
【作用】本発明を利用したＳＲＡＭセルにおいて，スタ
ンバイ時の時にくＶＣＣＴの電圧を ２．５Ｖにすると
， 従来の５Ｖ単一電源の場合と比較すると，単純にス
タンバイ電流は半分になる。
ンバイ時の時にくＶＣＣＴの電圧を ２．５Ｖにすると
， 従来の５Ｖ単一電源の場合と比較すると，単純にス
タンバイ電流は半分になる。
【００１７】また， 書き込む時の電圧を低くしておく
ことにより， 低温・高温でなければ不良とならないよ
うな微小リークモードを常温で不良とする事ができるよ
うになる。
ことにより， 低温・高温でなければ不良とならないよ
うな微小リークモードを常温で不良とする事ができるよ
うになる。
【００１８】
【実施例】図１は本発明のＳＲＡＭセルの回路構成図，
図２は本発明のＶＣＣＴ発生回路ブロック図である。
図２は本発明のＶＣＣＴ発生回路ブロック図である。
【００１９】図１，図２により，本発明の実施例につい
て説明する。図３に示した従来型の４トランジスタ２抵
抗型のセルと比べて，本発明では，図２に示すように，
Ａ，Ｂでの電位がＶＣＣＴより高くなって，電流が逆流
しないように，２個の電流逆流防止用のダイオードＤ１
，Ｄ２ を追加している。
て説明する。図３に示した従来型の４トランジスタ２抵
抗型のセルと比べて，本発明では，図２に示すように，
Ａ，Ｂでの電位がＶＣＣＴより高くなって，電流が逆流
しないように，２個の電流逆流防止用のダイオードＤ１
，Ｄ２ を追加している。
【００２０】また，従来のＶＣＣのレベルの代わりに，
ＶＣＣＴというＶＣＣとは独立した電圧レベルを有した
構成の回路となっている。ＶＣＣＴの電圧発生回路は図
３のブロック図に示すように，温度検出回路を有してお
り，リーク電流が大きくなる高温の場合と，高抵抗ポリ
Ｓｉ膜の抵抗が高くなる低温の場合には，それぞれ高い
電圧を出力し，常温では低い電圧に抑えるようになって
いる。
ＶＣＣＴというＶＣＣとは独立した電圧レベルを有した
構成の回路となっている。ＶＣＣＴの電圧発生回路は図
３のブロック図に示すように，温度検出回路を有してお
り，リーク電流が大きくなる高温の場合と，高抵抗ポリ
Ｓｉ膜の抵抗が高くなる低温の場合には，それぞれ高い
電圧を出力し，常温では低い電圧に抑えるようになって
いる。
【００２１】ここでスタンバイ電流（ＩＳＢ）の軽減に
ついて述べる。従来のＳＲＡＭセルの場合は，図３に示
したように，高抵抗ポリＳｉ膜Ｒ３，Ｒ４ のプルアッ
プ電圧はＶＣＣと同一である。
ついて述べる。従来のＳＲＡＭセルの場合は，図３に示
したように，高抵抗ポリＳｉ膜Ｒ３，Ｒ４ のプルアッ
プ電圧はＶＣＣと同一である。
【００２２】従って，ＶＣＣの電圧によりスタンバイ時
の消費電流が決定する。現在，スタンバイ電流の軽減方
法として，オートパワーダウンという方式が採用されて
いる。
の消費電流が決定する。現在，スタンバイ電流の軽減方
法として，オートパワーダウンという方式が採用されて
いる。
【００２３】これは，一定時間ＲＡＭ動作を実施しない
場合に，自動的にＶＣＣの電圧を下げてしまうという機
能である。本発明では，ＶＣＣ全体を下げてしまうと周
辺回路が動作しなくなるという欠点を補うために，周辺
回路とメモリセルに独立して電圧を印加することにより
，セル部分がより小さい電圧で保持できる事を利用した
ものである。
場合に，自動的にＶＣＣの電圧を下げてしまうという機
能である。本発明では，ＶＣＣ全体を下げてしまうと周
辺回路が動作しなくなるという欠点を補うために，周辺
回路とメモリセルに独立して電圧を印加することにより
，セル部分がより小さい電圧で保持できる事を利用した
ものである。
【００２４】また，より効率的な電圧レベルを設定する
ために，温度のファクターを利用して周囲温度に対応し
た電圧レベルが発生できるようになっている。ＳＲＡＭ
のスタンバイ電流は，高温になると，フィールドトラン
ジスタの閾値の低下等により横方向のリークが大きくな
り，電流値が増大する。
ために，温度のファクターを利用して周囲温度に対応し
た電圧レベルが発生できるようになっている。ＳＲＡＭ
のスタンバイ電流は，高温になると，フィールドトラン
ジスタの閾値の低下等により横方向のリークが大きくな
り，電流値が増大する。
【００２５】また，スタンバイ電流は，低温の場合，高
抵抗ポリＳｉ膜の抵抗が増大するために，結晶欠陥モー
ドのような小リークでもデータが反転することがある。 本発明は，これらの問題を解決するために，試験工程に
おいて，温度特性よりそのデバイス毎に適切な電圧を決
定して温度検出回路内のＲＯＭにそのデーターを書き込
むことが可能となっている。
抵抗ポリＳｉ膜の抵抗が増大するために，結晶欠陥モー
ドのような小リークでもデータが反転することがある。 本発明は，これらの問題を解決するために，試験工程に
おいて，温度特性よりそのデバイス毎に適切な電圧を決
定して温度検出回路内のＲＯＭにそのデーターを書き込
むことが可能となっている。
【００２６】これにより，各デバイス毎に最適な電圧条
件を決定することが可能となる。次に，低温・高温不良
の常温試験でのリジェクト方法について述べる。今まで
の説明でも述べてきたが，高温試験でのリーク電流の増
大，低温試験でのリーク電流の増大という特性不良は，
試験項目の中で，データリテンション不良として発生す
る。
件を決定することが可能となる。次に，低温・高温不良
の常温試験でのリジェクト方法について述べる。今まで
の説明でも述べてきたが，高温試験でのリーク電流の増
大，低温試験でのリーク電流の増大という特性不良は，
試験項目の中で，データリテンション不良として発生す
る。
【００２７】図３に示すように，リーク電流の増大によ
り，ＣとＤの電圧レベルが低下して，最終的にはデータ
ーが反転してしまうという不良である。図３のブロック
図に示す用に，ＶＣＣＴの外部印加回路が用意されてい
るが，これは，ＶＣＣＴの電圧をテスターから直接に印
加できるようにしたものである。
り，ＣとＤの電圧レベルが低下して，最終的にはデータ
ーが反転してしまうという不良である。図３のブロック
図に示す用に，ＶＣＣＴの外部印加回路が用意されてい
るが，これは，ＶＣＣＴの電圧をテスターから直接に印
加できるようにしたものである。
【００２８】元々，電圧レベルが低下して不良となるモ
ードであるため，書込みの電圧を始めから小さくするこ
とにより，より速く不良を再現する事が可能となる。こ
のようにして，書き込む時に，ＶＣＣＴを最小限の電圧
に設定することにより，従来，低温・高温で不良となっ
ているようなモードを，常温で不良と判定する事ができ
るようになる。
ードであるため，書込みの電圧を始めから小さくするこ
とにより，より速く不良を再現する事が可能となる。こ
のようにして，書き込む時に，ＶＣＣＴを最小限の電圧
に設定することにより，従来，低温・高温で不良となっ
ているようなモードを，常温で不良と判定する事ができ
るようになる。
【００２９】
【発明の効果】以上説明したように， 本発明によれば
， スタンバイ状態の消費電流を大幅に低下することが
できる。
， スタンバイ状態の消費電流を大幅に低下することが
できる。
【００３０】また，従来，低温試験・高温試験でのみ不
良となるようなモードを常温で試験する事が可能となり
，試験時間の削減，試験工程の削除等の大幅なコストダ
ウンが期待できる。
良となるようなモードを常温で試験する事が可能となり
，試験時間の削減，試験工程の削除等の大幅なコストダ
ウンが期待できる。
【図１】 本発明のＳＲＡＭセルの回路構成図
【図２
】 本発明のＶＣＣＴ発生回路ブロック図
】 本発明のＶＣＣＴ発生回路ブロック図
【図３】
従来のＳＲＡＭセルの回路構成図
従来のＳＲＡＭセルの回路構成図
Claims (3)
- 【請求項１】 メモリセルの電源電圧が，周辺回路の
電源電圧より低くなるように構成されてなることを特徴
とする半導体記憶装置。 - 【請求項２】 ４トランジスタ２抵抗型ＳＲＡＭセル
を有する半導体記憶装置において，該抵抗のプルアップ
している電圧が，周辺回路の電源電圧より低く定められ
ていることを特徴とする半導体記憶装置。 - 【請求項３】 チップ温度を検出する温度検出回路と
，検出した温度にもとずきセルの電圧レベル（ＶＣＣＴ
）を決定する電源出力回路とを有することを特徴とする
請求項１或いは２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087987A JPH04319598A (ja) | 1991-04-19 | 1991-04-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087987A JPH04319598A (ja) | 1991-04-19 | 1991-04-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319598A true JPH04319598A (ja) | 1992-11-10 |
Family
ID=13930168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3087987A Withdrawn JPH04319598A (ja) | 1991-04-19 | 1991-04-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319598A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298293A (ja) * | 1995-04-27 | 1996-11-12 | Nec Ic Microcomput Syst Ltd | スタティックｒａｍセル |
| US8111575B2 (en) | 2007-07-12 | 2012-02-07 | Fujitsu Semiconductor Limited | Semiconductor device |
-
1991
- 1991-04-19 JP JP3087987A patent/JPH04319598A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298293A (ja) * | 1995-04-27 | 1996-11-12 | Nec Ic Microcomput Syst Ltd | スタティックｒａｍセル |
| US8111575B2 (en) | 2007-07-12 | 2012-02-07 | Fujitsu Semiconductor Limited | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |