JPH04290458A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04290458A JPH04290458A JP3055190A JP5519091A JPH04290458A JP H04290458 A JPH04290458 A JP H04290458A JP 3055190 A JP3055190 A JP 3055190A JP 5519091 A JP5519091 A JP 5519091A JP H04290458 A JPH04290458 A JP H04290458A
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- Japan
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- fuse element
- power supply
- voltage
- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ記憶用またはプ
ログラミング用のヒューズ素子を有する半導体回路を備
えた半導体装置に係り、特にヒューズ素子に動作用の電
源を供給する電源回路の改良技術に関する。半導体装置
が高集積化していくにつれて、より信頼性の高い半導体
装置を製造することが急速に困難になっている。特にメ
モリにおいては、新規の製造技術を用いて開発されるた
め、初期の試作時の欠陥レベルが高く歩留まりがきわめ
て高い。こうした問題を解決する方策として、現在、実
用的には冗長な行や列を数本加えて、不良のセルや行、
列を入れ替える冗長回路技術が用いられている。
ログラミング用のヒューズ素子を有する半導体回路を備
えた半導体装置に係り、特にヒューズ素子に動作用の電
源を供給する電源回路の改良技術に関する。半導体装置
が高集積化していくにつれて、より信頼性の高い半導体
装置を製造することが急速に困難になっている。特にメ
モリにおいては、新規の製造技術を用いて開発されるた
め、初期の試作時の欠陥レベルが高く歩留まりがきわめ
て高い。こうした問題を解決する方策として、現在、実
用的には冗長な行や列を数本加えて、不良のセルや行、
列を入れ替える冗長回路技術が用いられている。
【０００２】近年、半導体装置の高信頼性の要求に対応
して、このような冗長回路に用いられる冗長用ヒューズ
素子においても高信頼性が要求されている。
して、このような冗長回路に用いられる冗長用ヒューズ
素子においても高信頼性が要求されている。
【０００３】
【従来の技術】従来の半導体装置においては、信頼性を
向上させるため冗長回路技術が用いられ、例えば、メモ
リアレイにおいては、正規のアレイ中に不良ビットが存
在する場合、その行に対応するアドレス信号に対して選
択動作を行うようにスペアデコーダをプログラミングし
ている。これにより不良ビットを含むアドレス信号が入
力されると、スペアデコーダが選択され同時に正規の行
デコーダに対して選択禁止信号が出力され、正規の行の
代わりにスペア行が選択されることとなる。このように
してメモリアレイにおいて、信頼性を向上させている。 このスペアデコーダのプログラミングには不揮発性の素
子が用いられており、ヒューズ素子が多く用いられてい
る。
向上させるため冗長回路技術が用いられ、例えば、メモ
リアレイにおいては、正規のアレイ中に不良ビットが存
在する場合、その行に対応するアドレス信号に対して選
択動作を行うようにスペアデコーダをプログラミングし
ている。これにより不良ビットを含むアドレス信号が入
力されると、スペアデコーダが選択され同時に正規の行
デコーダに対して選択禁止信号が出力され、正規の行の
代わりにスペア行が選択されることとなる。このように
してメモリアレイにおいて、信頼性を向上させている。 このスペアデコーダのプログラミングには不揮発性の素
子が用いられており、ヒューズ素子が多く用いられてい
る。
【０００４】以下、上述したような冗長用のヒューズ素
子を有する従来の半導体回路について、図３を参照して
説明する。図３（ａ）に第１の従来の半導体装置の構成
図を示す。半導体装置２０Ａは、冗長用ヒューズ素子を
有する半導体回路に動作用の電源を供給する電源Ｖ（電
源電圧ＶＣＣ）と、電源Ｖと抵抗Ｒ２１、Ｒ２２間に並
列に接続された第１ヒューズ素子Ｆ１１および第２ヒュ
ーズ素子Ｆ１２と、第１ヒューズ素子Ｆ１１と第３抵抗
Ｒ２１の中間点に第１入力端子Ｉ１ が接続され、第２
ヒューズ素子Ｆ１２と第４抵抗Ｒ２２の中間点に第２入
力端子Ｉ２ が接続されたＥ−ＯＲ回路（Ｅｘｃｌｕｓ
ｉｖｅ−ＯＲ回路）２１と、第１ヒューズＦ１１とグラ
ンドの間に接続された第３抵抗Ｒ２１と、第２ヒューズ
Ｆ１２とグランドの間に接続された第４抵抗Ｒ２２とを
備えて構成されている。
子を有する従来の半導体回路について、図３を参照して
説明する。図３（ａ）に第１の従来の半導体装置の構成
図を示す。半導体装置２０Ａは、冗長用ヒューズ素子を
有する半導体回路に動作用の電源を供給する電源Ｖ（電
源電圧ＶＣＣ）と、電源Ｖと抵抗Ｒ２１、Ｒ２２間に並
列に接続された第１ヒューズ素子Ｆ１１および第２ヒュ
ーズ素子Ｆ１２と、第１ヒューズ素子Ｆ１１と第３抵抗
Ｒ２１の中間点に第１入力端子Ｉ１ が接続され、第２
ヒューズ素子Ｆ１２と第４抵抗Ｒ２２の中間点に第２入
力端子Ｉ２ が接続されたＥ−ＯＲ回路（Ｅｘｃｌｕｓ
ｉｖｅ−ＯＲ回路）２１と、第１ヒューズＦ１１とグラ
ンドの間に接続された第３抵抗Ｒ２１と、第２ヒューズ
Ｆ１２とグランドの間に接続された第４抵抗Ｒ２２とを
備えて構成されている。
【０００５】第１ヒューズ素子および第２ヒューズ素子
の切断は、図示しない書込み回路により電源電圧ＶＣＣ
よりも高い所定の電圧を印加することにより行う。例え
ば、ポリシリコンにより形成されたヒューズ素子におい
ては、ヒューズ素子切断時に印加電圧によるジュール熱
の発生によりポリシリコンが溶けて、酸化物が形成され
絶縁状態となる。
の切断は、図示しない書込み回路により電源電圧ＶＣＣ
よりも高い所定の電圧を印加することにより行う。例え
ば、ポリシリコンにより形成されたヒューズ素子におい
ては、ヒューズ素子切断時に印加電圧によるジュール熱
の発生によりポリシリコンが溶けて、酸化物が形成され
絶縁状態となる。
【０００６】Ｅ−ＯＲ回路２１は、一旦切断されたヒュ
ーズ素子が再び再成長などにより導通する現象（以下、
Ｇｒｏｗ Ｂａｃｋ 現象という。）を検出するために
設けられている。このＧｒｏｗ Ｂａｃｋ 現象の原因
としては、バーンイン試験時の電圧印加により上記ヒュ
ーズ素子切断時に生成した酸化物の絶縁特性が劣化し再
び導通状態となること等が考えられており、このＧｒｏ
ｗ Ｂａｃｋ 現象は印加電圧により加速されることが
知られている。実際にＧｒｏｗ Ｂａｃｋ 現象を検出
する方法は、Ｅ−ＯＲ回路２１の出力信号は、両ヒュー
ズ素子Ｆ１１、Ｆ１２が導通している場合と両ヒューズ
素子Ｆ１１、Ｆ１２とも非導通の場合には、“Ｌ”が出
力され、それ以外の場合には、“Ｈ”が出力されるので
、これを監視することにより検出する。
ーズ素子が再び再成長などにより導通する現象（以下、
Ｇｒｏｗ Ｂａｃｋ 現象という。）を検出するために
設けられている。このＧｒｏｗ Ｂａｃｋ 現象の原因
としては、バーンイン試験時の電圧印加により上記ヒュ
ーズ素子切断時に生成した酸化物の絶縁特性が劣化し再
び導通状態となること等が考えられており、このＧｒｏ
ｗ Ｂａｃｋ 現象は印加電圧により加速されることが
知られている。実際にＧｒｏｗ Ｂａｃｋ 現象を検出
する方法は、Ｅ−ＯＲ回路２１の出力信号は、両ヒュー
ズ素子Ｆ１１、Ｆ１２が導通している場合と両ヒューズ
素子Ｆ１１、Ｆ１２とも非導通の場合には、“Ｌ”が出
力され、それ以外の場合には、“Ｈ”が出力されるので
、これを監視することにより検出する。
【０００７】上記第１の従来の半導体回路２０Ａにおい
ては、バーンイン試験時並びに実動作時に第１ヒューズ
素子Ｆ１１および第２ヒューズ素子Ｆ１２に電源電圧Ｖ
ＣＣが印加されている。図３（ｂ）に第２の従来の半導
体装置の構成図を示す。半導体装置２０Ｂは、冗長用ヒ
ューズ素子を有する半導体回路に動作用の電源を供給す
る電源Ｖ（電源電圧ＶＣＣ）と、電源Ｖとグランド間に
直列に接続された第１抵抗Ｒ１１および第２抵抗Ｒ１２
と、第１抵抗Ｒ１１と第２抵抗Ｒ１２の中間接続点Ｐと
グランド間に並列に接続された第１ヒューズ素子Ｆ１１
および第２ヒューズ素子Ｆ１２と、第１ヒューズ素子Ｆ
１１と第３抵抗Ｒ２１の中間点に第１入力端子Ｉ１ が
接続され、第２ヒューズ素子Ｆ１２と第４抵抗Ｒ２２の
中間点に第２入力端子Ｉ２ が接続されたＧｒｏｗ Ｂ
ａｃｋ 現象を検出するＥ−ＯＲ回路２１と第１ヒュー
ズ素子Ｆ１１とグランドとの間に接続された第３抵抗Ｒ
２１と、第２ヒューズ素子Ｆ１２とグランドの間に接続
された第４抵抗Ｒ２２と、を備えて構成されている。
ては、バーンイン試験時並びに実動作時に第１ヒューズ
素子Ｆ１１および第２ヒューズ素子Ｆ１２に電源電圧Ｖ
ＣＣが印加されている。図３（ｂ）に第２の従来の半導
体装置の構成図を示す。半導体装置２０Ｂは、冗長用ヒ
ューズ素子を有する半導体回路に動作用の電源を供給す
る電源Ｖ（電源電圧ＶＣＣ）と、電源Ｖとグランド間に
直列に接続された第１抵抗Ｒ１１および第２抵抗Ｒ１２
と、第１抵抗Ｒ１１と第２抵抗Ｒ１２の中間接続点Ｐと
グランド間に並列に接続された第１ヒューズ素子Ｆ１１
および第２ヒューズ素子Ｆ１２と、第１ヒューズ素子Ｆ
１１と第３抵抗Ｒ２１の中間点に第１入力端子Ｉ１ が
接続され、第２ヒューズ素子Ｆ１２と第４抵抗Ｒ２２の
中間点に第２入力端子Ｉ２ が接続されたＧｒｏｗ Ｂ
ａｃｋ 現象を検出するＥ−ＯＲ回路２１と第１ヒュー
ズ素子Ｆ１１とグランドとの間に接続された第３抵抗Ｒ
２１と、第２ヒューズ素子Ｆ１２とグランドの間に接続
された第４抵抗Ｒ２２と、を備えて構成されている。
【０００８】上記第２の従来の半導体回路においては、
バーンイン試験時並びに実動作時に第１ヒューズ素子Ｆ
１１および第２ヒューズ素子Ｆ１２には、第１抵抗Ｒ１
１および第２抵抗Ｒ１２により電源電圧ＶＣＣが分圧さ
れ１／２ＶＣＣが印加されている。また、第１ヒューズ
素子Ｆ１１および第２ヒューズ素子Ｆ１２の切断は、上
述した方法と同様な方法により図示しない書込み回路に
より１／２ＶＣＣよりも高い電圧を印加することにより
行う。Ｇｒｏｗ Ｂａｃｋ 現象の検出方法は、第１の
従来例と同様である。
バーンイン試験時並びに実動作時に第１ヒューズ素子Ｆ
１１および第２ヒューズ素子Ｆ１２には、第１抵抗Ｒ１
１および第２抵抗Ｒ１２により電源電圧ＶＣＣが分圧さ
れ１／２ＶＣＣが印加されている。また、第１ヒューズ
素子Ｆ１１および第２ヒューズ素子Ｆ１２の切断は、上
述した方法と同様な方法により図示しない書込み回路に
より１／２ＶＣＣよりも高い電圧を印加することにより
行う。Ｇｒｏｗ Ｂａｃｋ 現象の検出方法は、第１の
従来例と同様である。
【０００９】
【発明が解決しようとする課題】ところで、Ｇｒｏｗ
Ｂａｃｋ 現象は印加電圧が高くなるにつれて加速され
るが、従来の冗長用ヒューズを有する半導体回路におい
ては、実動作時とバーンイン試験時で同じ電圧を印加し
ていたため、以下のような問題点が生じていた。まず、
第１の従来例においては、実動作時およびバーンイン試
験時において高電圧（電源電圧Ｖｃｃ）が印加されるの
で、スクリーニング（Ｓｃｒｅｅｎｉｎｇ ）は十分に
行えるが、実動作時にＧｒｏｗ Ｂａｃｋ 現象が加速
されてしまうという問題点があった。一方、第２の従来
例においては、実動作時およびバーンイン試験時におい
て低電圧（電源電圧Ｖｃｃの１／２）が印加されるので
、実動作時にＧｒｏｗ Ｂａｃｋ 現象は抑制されるが
、スクリーニングが十分に行えないという問題点があっ
た。
Ｂａｃｋ 現象は印加電圧が高くなるにつれて加速され
るが、従来の冗長用ヒューズを有する半導体回路におい
ては、実動作時とバーンイン試験時で同じ電圧を印加し
ていたため、以下のような問題点が生じていた。まず、
第１の従来例においては、実動作時およびバーンイン試
験時において高電圧（電源電圧Ｖｃｃ）が印加されるの
で、スクリーニング（Ｓｃｒｅｅｎｉｎｇ ）は十分に
行えるが、実動作時にＧｒｏｗ Ｂａｃｋ 現象が加速
されてしまうという問題点があった。一方、第２の従来
例においては、実動作時およびバーンイン試験時におい
て低電圧（電源電圧Ｖｃｃの１／２）が印加されるので
、実動作時にＧｒｏｗ Ｂａｃｋ 現象は抑制されるが
、スクリーニングが十分に行えないという問題点があっ
た。
【００１０】そこで本発明は、バーンイン試験時にスク
リーニングが十分に行なえるとともに、実動作時のヒュ
ーズ素子のＧｒｏｗ Ｂａｃｋ 現象の抑制が可能な半
導体装置を提供することを目的とする。
リーニングが十分に行なえるとともに、実動作時のヒュ
ーズ素子のＧｒｏｗ Ｂａｃｋ 現象の抑制が可能な半
導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１に本発明の原理説明
図を示す。半導体装置１は、情報記憶用のヒューズ素子
２を有する半導体回路３に動作用の電源を供給する電源
回路４を備え、この電源回路４は、外部からのコントロ
ール信号Ｃに基づいて半導体回路３の動作時にヒューズ
素子２に印加される電圧よりも高い電圧を半導体回路３
の試験時にヒューズ素子２に印加する印加電圧制御回路
５を備えている。
図を示す。半導体装置１は、情報記憶用のヒューズ素子
２を有する半導体回路３に動作用の電源を供給する電源
回路４を備え、この電源回路４は、外部からのコントロ
ール信号Ｃに基づいて半導体回路３の動作時にヒューズ
素子２に印加される電圧よりも高い電圧を半導体回路３
の試験時にヒューズ素子２に印加する印加電圧制御回路
５を備えている。
【００１２】
【作用】印加電圧制御回路５は、外部からのコントロー
ル信号Ｃに基づいて半導体回路３の試験時に半導体回路
３の動作時にヒューズ素子２に印加される電圧よりも高
い電圧をヒューズ素子２に印加する。したがって、半導
体回路３の試験時には、動作時に印加される電圧よりも
高い電圧がヒューズ素子２に印加されるためヒューズ素
子２のスクリーニングが十分行え、動作時には、低い電
圧を印加することによりヒューズ素子２のＧｒｏｗ Ｂ
ａｃｋ現象を抑制する。
ル信号Ｃに基づいて半導体回路３の試験時に半導体回路
３の動作時にヒューズ素子２に印加される電圧よりも高
い電圧をヒューズ素子２に印加する。したがって、半導
体回路３の試験時には、動作時に印加される電圧よりも
高い電圧がヒューズ素子２に印加されるためヒューズ素
子２のスクリーニングが十分行え、動作時には、低い電
圧を印加することによりヒューズ素子２のＧｒｏｗ Ｂ
ａｃｋ現象を抑制する。
【００１３】
【実施例】図２を参照して本発明の実施例を説明する。
半導体装置１０は、半導体回路に動作用の電源を供給す
る電源Ｖ（電源電圧ＶＣＣ）と、電源Ｖとグランド間に
直列に接続された第１抵抗Ｒ１ および第２抵抗Ｒ２
と、第１抵抗Ｒ１ と第２抵抗Ｒ２ の中間接続点Ｐに
ソース端子Ｓが接続され、ドレイン端子Ｄが電源ＶＣＣ
に接続され、ゲート端子Ｇに外部からのコントロール信
号ＳＣ が入力されるトランジスタＴと、第１抵抗Ｒ１
と第２抵抗Ｒ２ の中間接続点Ｐとグランド間に並列
に接続された第１ヒューズ素子Ｆ１ および第２ヒュー
ズ素子Ｆ２ と、第１ヒューズ素子Ｆ１ と第３抵抗Ｒ
３ の中間点に第１入力端子Ｉ１ が接続され、第２ヒ
ューズ素子Ｆ２ と第４抵抗Ｒ４ の中間点に第２入力
端子Ｉ２ が接続され、Ｇｒｏｗ Ｂａｃｋ 現象の発
生を検出するＥ−ＯＲ回路１１と第１ヒューズ素子Ｆ１
とグランドとの間に接続された第３抵抗Ｒ３ と、第
２ヒューズ素子Ｆ２ とグランド間に接続された第４抵
抗Ｒ４ と、を備えて構成されている。
る電源Ｖ（電源電圧ＶＣＣ）と、電源Ｖとグランド間に
直列に接続された第１抵抗Ｒ１ および第２抵抗Ｒ２
と、第１抵抗Ｒ１ と第２抵抗Ｒ２ の中間接続点Ｐに
ソース端子Ｓが接続され、ドレイン端子Ｄが電源ＶＣＣ
に接続され、ゲート端子Ｇに外部からのコントロール信
号ＳＣ が入力されるトランジスタＴと、第１抵抗Ｒ１
と第２抵抗Ｒ２ の中間接続点Ｐとグランド間に並列
に接続された第１ヒューズ素子Ｆ１ および第２ヒュー
ズ素子Ｆ２ と、第１ヒューズ素子Ｆ１ と第３抵抗Ｒ
３ の中間点に第１入力端子Ｉ１ が接続され、第２ヒ
ューズ素子Ｆ２ と第４抵抗Ｒ４ の中間点に第２入力
端子Ｉ２ が接続され、Ｇｒｏｗ Ｂａｃｋ 現象の発
生を検出するＥ−ＯＲ回路１１と第１ヒューズ素子Ｆ１
とグランドとの間に接続された第３抵抗Ｒ３ と、第
２ヒューズ素子Ｆ２ とグランド間に接続された第４抵
抗Ｒ４ と、を備えて構成されている。
【００１４】第１ヒューズ素子Ｆ１ および第２ヒュー
ズ素子Ｆ２は、例えば、ポリシリコンにより形成されて
おり、これらのヒューズ素子Ｆ１ 、Ｆ２ は１組とし
て取り扱われ、ヒューズ素子切断時には同時に切断され
ることとなる。次に、半導体装置の動作をバーンイン試
験時と実動作時に分けて説明する。 バーンイン試験時 半導体装置のバーンイン試験時には、半導体装置１０の
外部からトランジスタＴのゲート端子Ｇにコントロール
信号ＳＣ を入力する。これによりトランジスタＴはオ
ン状態となり、トランジスタＴのドレイン端子Ｄ、ソー
ス端子Ｓ、中間接続点Ｐを介して第１ヒューズ素子Ｆ１
および第２ヒューズ素子Ｆ２ を有する半導体回路に
電源電圧ＶＣＣが印加される。また、Ｇｒｏｗ Ｂａｃ
ｋ 現象を検出する方法は、ＡＮＤ回路１１の出力信号
は、両ヒューズ素子Ｆ１１、Ｆ１２が導通している場合
と非導通の場合には、“Ｌ”が出力され、それ以外の場
合には、“Ｈ”が出力されるので、これを監視すること
により検出する。
ズ素子Ｆ２は、例えば、ポリシリコンにより形成されて
おり、これらのヒューズ素子Ｆ１ 、Ｆ２ は１組とし
て取り扱われ、ヒューズ素子切断時には同時に切断され
ることとなる。次に、半導体装置の動作をバーンイン試
験時と実動作時に分けて説明する。 バーンイン試験時 半導体装置のバーンイン試験時には、半導体装置１０の
外部からトランジスタＴのゲート端子Ｇにコントロール
信号ＳＣ を入力する。これによりトランジスタＴはオ
ン状態となり、トランジスタＴのドレイン端子Ｄ、ソー
ス端子Ｓ、中間接続点Ｐを介して第１ヒューズ素子Ｆ１
および第２ヒューズ素子Ｆ２ を有する半導体回路に
電源電圧ＶＣＣが印加される。また、Ｇｒｏｗ Ｂａｃ
ｋ 現象を検出する方法は、ＡＮＤ回路１１の出力信号
は、両ヒューズ素子Ｆ１１、Ｆ１２が導通している場合
と非導通の場合には、“Ｌ”が出力され、それ以外の場
合には、“Ｈ”が出力されるので、これを監視すること
により検出する。
【００１５】したがって、バーンイン試験時には、高い
電圧によりスクリーニングを行うことができるので、各
ヒューズ素子Ｆ１ 、Ｆ２ のＧｒｏｗ Ｂａｃｋ 現
象を加速することができ、Ｇｒｏｗ Ｂａｃｋ 現象に
起因する不良をこの段階で発見することができる。 実動作時 半導体装置の実動作時には、半導体装置１０の外部から
コントロール信号ＳＣ が入力されないので、トランジ
スタＴはオフ状態となり、電源電圧ＶＣＣが第１抵抗Ｒ
１ に入力され、第１抵抗Ｒ１ および第２抵抗Ｒ２
により分圧されて、中間接続点Ｐからは、第１ヒューズ
素子Ｆ１ および第２ヒューズ素子Ｆ２ を有する半導
体回路に電源電圧ＶＣＣの１／２の電圧が印加されるこ
ととなる。
電圧によりスクリーニングを行うことができるので、各
ヒューズ素子Ｆ１ 、Ｆ２ のＧｒｏｗ Ｂａｃｋ 現
象を加速することができ、Ｇｒｏｗ Ｂａｃｋ 現象に
起因する不良をこの段階で発見することができる。 実動作時 半導体装置の実動作時には、半導体装置１０の外部から
コントロール信号ＳＣ が入力されないので、トランジ
スタＴはオフ状態となり、電源電圧ＶＣＣが第１抵抗Ｒ
１ に入力され、第１抵抗Ｒ１ および第２抵抗Ｒ２
により分圧されて、中間接続点Ｐからは、第１ヒューズ
素子Ｆ１ および第２ヒューズ素子Ｆ２ を有する半導
体回路に電源電圧ＶＣＣの１／２の電圧が印加されるこ
ととなる。
【００１６】したがって、実動作時にはバーンイン試験
時より低い電圧により半導体装置を動作させているので
、第１ヒューズ素子Ｆ１ および第２ヒューズ素子Ｆ２
が切断された後のＧｒｏｗ Ｂａｃｋ 現象を抑制す
ることができる。以上の説明のように本発明によれば、
半導体装置のバーンイン試験時にＧｒｏｗ Ｂａｃｋ
現象を加速し、実動作時にはＧｒｏｗ Ｂａｃｋ 現象
を抑制するような電圧をヒューズ素子を有する半導体回
路に印加するので、半導体装置の試験時にスクリーニン
グが十分に行え冗長用ヒューズ素子の不良を判別するこ
とができるとともに、実動作後の冗長用ヒューズ素子の
信頼性を向上させることができる。
時より低い電圧により半導体装置を動作させているので
、第１ヒューズ素子Ｆ１ および第２ヒューズ素子Ｆ２
が切断された後のＧｒｏｗ Ｂａｃｋ 現象を抑制す
ることができる。以上の説明のように本発明によれば、
半導体装置のバーンイン試験時にＧｒｏｗ Ｂａｃｋ
現象を加速し、実動作時にはＧｒｏｗ Ｂａｃｋ 現象
を抑制するような電圧をヒューズ素子を有する半導体回
路に印加するので、半導体装置の試験時にスクリーニン
グが十分に行え冗長用ヒューズ素子の不良を判別するこ
とができるとともに、実動作後の冗長用ヒューズ素子の
信頼性を向上させることができる。
【００１７】以上の実施例においては、バーンイン試験
時に半導体回路に電源電圧ＶＣＣを印加し、実動作時に
電源電圧の半分の１／２ＶＣＣを半導体回路に印加する
ように構成していたが、バーンイン試験時にＧｒｏｗＢ
ａｃｋ 現象を加速するような高い電圧を印加し、実動
作時にはＧｒｏｗＢａｃｋ 現象を抑制するような低い
電圧を印加するように構成すれば、本発明の適用が可能
である。
時に半導体回路に電源電圧ＶＣＣを印加し、実動作時に
電源電圧の半分の１／２ＶＣＣを半導体回路に印加する
ように構成していたが、バーンイン試験時にＧｒｏｗＢ
ａｃｋ 現象を加速するような高い電圧を印加し、実動
作時にはＧｒｏｗＢａｃｋ 現象を抑制するような低い
電圧を印加するように構成すれば、本発明の適用が可能
である。
【００１８】また、以上の実施例においては、バーンイ
ン試験時に半導体回路に電源電圧ＶＣＣを印加するよう
に構成していたが、ＤＣ−ＤＣコンバータ等を用いた電
源電圧を昇圧する昇圧回路を設け、バーンイン試験時に
は、コントロール信号により昇圧された電圧をヒューズ
素子に印加し、動作時には電源電圧をヒューズ素子に印
加するように構成しても良い。
ン試験時に半導体回路に電源電圧ＶＣＣを印加するよう
に構成していたが、ＤＣ−ＤＣコンバータ等を用いた電
源電圧を昇圧する昇圧回路を設け、バーンイン試験時に
は、コントロール信号により昇圧された電圧をヒューズ
素子に印加し、動作時には電源電圧をヒューズ素子に印
加するように構成しても良い。
【００１９】さらに以上の実施例においては、ヒューズ
素子をポリシリコンで形成した場合についてのみ説明し
たが、同様に熱により酸化物を形成して絶縁物とする形
式のヒューズ素子を有する他の半導体回路にも本発明の
適用が可能である。また、さらに以上の実施例において
は、冗長用のヒューズ素子についてのみ説明したが、Ｐ
ＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ ）等のメモリセルにヒューズ素子が
用いられている半導体記憶装置にも本発明の適用が可能
である。
素子をポリシリコンで形成した場合についてのみ説明し
たが、同様に熱により酸化物を形成して絶縁物とする形
式のヒューズ素子を有する他の半導体回路にも本発明の
適用が可能である。また、さらに以上の実施例において
は、冗長用のヒューズ素子についてのみ説明したが、Ｐ
ＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ ）等のメモリセルにヒューズ素子が
用いられている半導体記憶装置にも本発明の適用が可能
である。
【００２０】
【発明の効果】本発明によれば、印加電圧制御回路は、
半導体回路の試験時に半導体回路の動作時の電圧よりも
高い電圧ヒューズ素子に印加するので、スクリーニング
を十分行なえるとともに、半導体回路の動作時にはヒュ
ーズ素子のＧｒｏｗ Ｂａｃｋ 現象を抑制することが
でき、ヒューズ素子の信頼性を向上させることができる
という効果を奏する。
半導体回路の試験時に半導体回路の動作時の電圧よりも
高い電圧ヒューズ素子に印加するので、スクリーニング
を十分行なえるとともに、半導体回路の動作時にはヒュ
ーズ素子のＧｒｏｗ Ｂａｃｋ 現象を抑制することが
でき、ヒューズ素子の信頼性を向上させることができる
という効果を奏する。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の基本構成図である。
【図３】従来例の基本構成図である。
１…半導体装置
２…ヒューズ素子
３…半導体回路
４…電源回路
５…印加電圧制御回路
１０…半導体装置
１１…Ｅ−ＯＲ回路
Ｃ…コントロール信号
Ｆ１ …第１ヒューズ素子
Ｆ２ …第２ヒューズ素子
Ｐ…中間接続点
Ｒ１ …第１抵抗
Ｒ２ …第２抵抗
Ｒ３ …第３抵抗
Ｒ４ …第４抵抗
ＳＣ …コントロール信号
Ｔ…トランジスタ
Ｖ…電源
Claims (3)
- 【請求項１】 情報記憶用のヒューズ素子（２）を有
する半導体回路（３）に動作用の電源を供給する電源回
路（４）を備えた半導体装置において、前記電源回路（
４）は、外部からのコントロール信号（Ｃ）に基づいて
前記半導体回路（３）の動作時に前記ヒューズ素子（２
）に印加される電圧よりも高い電圧を前記半導体回路（
３）の試験時に前記ヒューズ素子（２）に印加する印加
電圧制御回路（５）を備えたことを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、
前記印加電圧制御回路（５）は、前記電源回路の電源電
圧を分圧する分圧回路（Ｒ１ 、Ｒ２）と、前記コント
ロール信号（ＳＣ ）に基づいて、前記半導体回路（３
）の試験時には前記電源電圧（ＶＣＣ）を前記ヒューズ
素子（Ｆ１ 、Ｆ２ ）に印加し、前記半導体回路（３
）の動作時には前記分圧された電源電圧を前記ヒューズ
素子（Ｆ１ 、Ｆ２ ）に印加する電圧切換回路（Ｔ）
と、を備えたことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、
前記印加電圧制御回路（５）は、前記電源回路（４）の
電源電圧を昇圧する昇圧回路と、前記コントロール信号
（ＳＣ ）に基づいて、前記半導体回路（３）の試験時
には前記昇圧された電源電圧を前記ヒューズ素子（２）
に印加し、前記半導体回路（３）の動作時には前記電源
電圧（ＶＣＣ）を前記ヒューズ素子（２）に印加する電
圧切換回路（Ｔ）と、を備えたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055190A JPH04290458A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055190A JPH04290458A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290458A true JPH04290458A (ja) | 1992-10-15 |
Family
ID=12991780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055190A Withdrawn JPH04290458A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290458A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1001272A3 (de) * | 1998-11-13 | 2001-06-20 | Infineon Technologies AG | Halbleiterbaustein für Burn-In-Testanordnung |
| US6288965B1 (en) | 2000-01-04 | 2001-09-11 | Mitsubishi Denki Kabushiki Kaisha | Reference voltage generating circuit, semiconductor memory device and burn-in method therefor |
| US6744683B2 (en) | 2002-06-03 | 2004-06-01 | Renesas Technology Corp. | Semiconductor device removing disconnection defect in fuse element of its program circuit to stably perform coincidence comparison operation |
| JP2004265523A (ja) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | 半導体装置 |
| JP2006222205A (ja) * | 2005-02-09 | 2006-08-24 | Nec Electronics Corp | 半導体製品の製造方法 |
| US7781861B2 (en) | 2003-03-31 | 2010-08-24 | Sony Corporation | Semiconductor device |
| JP2010267365A (ja) * | 2009-05-13 | 2010-11-25 | Hynix Semiconductor Inc | ヒューズ回路及びリダンダンシ回路 |
| USRE50035E1 (en) | 2003-03-31 | 2024-07-09 | Sony Group Corporation | Semiconductor device |
-
1991
- 1991-03-19 JP JP3055190A patent/JPH04290458A/ja not_active Withdrawn
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| US7781861B2 (en) | 2003-03-31 | 2010-08-24 | Sony Corporation | Semiconductor device |
| USRE50035E1 (en) | 2003-03-31 | 2024-07-09 | Sony Group Corporation | Semiconductor device |
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|---|---|---|---|
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