JPH0431965A - 数値演算装置 - Google Patents
数値演算装置Info
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- JPH0431965A JPH0431965A JP2139361A JP13936190A JPH0431965A JP H0431965 A JPH0431965 A JP H0431965A JP 2139361 A JP2139361 A JP 2139361A JP 13936190 A JP13936190 A JP 13936190A JP H0431965 A JPH0431965 A JP H0431965A
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- JP
- Japan
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- data
- circuit
- fft
- address
- conversion address
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/141—Discrete Fourier transforms
- G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
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- Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- Algebra (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は制御用ＬＳＩに利用する。本発明はフーリエ変
換を行うた於の乗算回路の出力データを加算器に転送す
る数値演算装置に関する。
換を行うた於の乗算回路の出力データを加算器に転送す
る数値演算装置に関する。
本発明はコントローラ、乗算器、およびメモリを備え、
ソフトウェアの制御下でコントローラに数値演算の処理
を模作させる数値演算装置において、 ハードウェアで高速フーリエ変換（以下ＦＦＴという）
のための変換アドレス生成処理を基数２および基数４の
両者に対応しでてきるようにすることにより、 処理を高速化し、処理に要する時間を短縮できるように
したものである。
ソフトウェアの制御下でコントローラに数値演算の処理
を模作させる数値演算装置において、 ハードウェアで高速フーリエ変換（以下ＦＦＴという）
のための変換アドレス生成処理を基数２および基数４の
両者に対応しでてきるようにすることにより、 処理を高速化し、処理に要する時間を短縮できるように
したものである。
従来の数値演算装置は、ＦＦＴを行う上で乗算回路の出
力データをソフトウェアの転送命令によって加算器に転
送していた。また、ＦＦＴにおけるバタフライ演算のデ
ータのアドレスの並べ替えを行うとき、変換アドレスの
生成は最上位ビット（ＭＳＢ）から最下位ビット（ＬＳ
Ｂ）へソフトウェアでビット反転を行って生成していた
。
力データをソフトウェアの転送命令によって加算器に転
送していた。また、ＦＦＴにおけるバタフライ演算のデ
ータのアドレスの並べ替えを行うとき、変換アドレスの
生成は最上位ビット（ＭＳＢ）から最下位ビット（ＬＳ
Ｂ）へソフトウェアでビット反転を行って生成していた
。
上述した従来の数値演算装置では、ＦＦＴを行うとき、
データアドレスの変換をソフトウェアの処理によって行
うので基数は通常２となっていた。
データアドレスの変換をソフトウェアの処理によって行
うので基数は通常２となっていた。
第６図は基数２のＦＦＴにおけるバラフライ演算の基本
アルゴリズムである。
アルゴリズムである。
ＤＯ＝ＤＯ＋ＷＯｘＤＩ
ＤＩ＝ＤＯ−ＷＯｘＤｌ
この式でＷＯは３６０度を２等分したときの回転因子で
ある。また、第７図は１６個のデータを基数２でＦＦＴ
を行ったアルゴリズムである。
ある。また、第７図は１６個のデータを基数２でＦＦＴ
を行ったアルゴリズムである。
第６図および第７図に示すように基数２のＦＦＴでは、
アルゴリズム上バラフライ演算の回数はぐデータ数）
／ ２ Ｘ ＬＯＧ２ （データ数）となり演算処理
に時間がかかり、また、基数を２以上にしてもデータア
ドレスの並べ替えをするための処理をソフトウェアで行
うため、処理が複雑に成りすぎ演算速度が速くならない
問題があった。
アルゴリズム上バラフライ演算の回数はぐデータ数）
／ ２ Ｘ ＬＯＧ２ （データ数）となり演算処理
に時間がかかり、また、基数を２以上にしてもデータア
ドレスの並べ替えをするための処理をソフトウェアで行
うため、処理が複雑に成りすぎ演算速度が速くならない
問題があった。
本発明はこのような問題を解決するもので、演算処理に
要する時間を短縮し、処理を高速化できる装置を提供す
ることを目的とする。
要する時間を短縮し、処理を高速化できる装置を提供す
ることを目的とする。
本発明は、入力データを保持する二つのレジスタと、こ
の二つのレジスタから入力データを取り出し乗算する乗
算器とを備えた数値演算装置において、前記入力データ
のアドレスを変換するための２ビット単位の変換アドレ
スを生成する変換アドレス生成回路と、前記乗算器の乗
算結果を加算積分しフーリエ変換を行う加算積分回路と
を備えたことを特徴とする。
の二つのレジスタから入力データを取り出し乗算する乗
算器とを備えた数値演算装置において、前記入力データ
のアドレスを変換するための２ビット単位の変換アドレ
スを生成する変換アドレス生成回路と、前記乗算器の乗
算結果を加算積分しフーリエ変換を行う加算積分回路と
を備えたことを特徴とする。
前記２ビット単位の変換アドレスを生成する変換アドレ
ス生成回路に加えて、１ビット単位の変換アドレスを生
成する変換アドレス生成回路を備えることができる。
ス生成回路に加えて、１ビット単位の変換アドレスを生
成する変換アドレス生成回路を備えることができる。
ＦＦＴを行う上でバラフライ演算終了時にデータの順番
が揃うようにデータの順番を並べ換え、例えばアドレス
がａＸ４°＋ ｂ ｘ ４ ”−” ＋−＋ｄｘ４’
＋ｅｘ４°であるどすると、ｅＸ４′″＋ｄ ×４１
ｎ−１１＋、、、、、ｂ Ｘ４１ ＋ａ ×４°のアド
レスにデータを２ビット単位で上位ビットと下位ビット
順に入れ換える。
が揃うようにデータの順番を並べ換え、例えばアドレス
がａＸ４°＋ ｂ ｘ ４ ”−” ＋−＋ｄｘ４’
＋ｅｘ４°であるどすると、ｅＸ４′″＋ｄ ×４１
ｎ−１１＋、、、、、ｂ Ｘ４１ ＋ａ ×４°のアド
レスにデータを２ビット単位で上位ビットと下位ビット
順に入れ換える。
このようにＦＦＴの変換アドレス生成の処理を基数２お
よび４に対応できるようにすることにより、データ数が
４″×２″′で表されるとき演算回数を （データ数）／２ＸＬＯＧ２（データ数）から ４″／４ ＸＬＯＧ４（４″）＋２″／２ ＸＬＯＧ２
（２’″）に減らすことができ、処理を高速化し、処理
時間を短縮することができる。
よび４に対応できるようにすることにより、データ数が
４″×２″′で表されるとき演算回数を （データ数）／２ＸＬＯＧ２（データ数）から ４″／４ ＸＬＯＧ４（４″）＋２″／２ ＸＬＯＧ２
（２’″）に減らすことができ、処理を高速化し、処理
時間を短縮することができる。
次に、本発駅実施例を図面に基づいて説明する。
第１図は本発明実施例の構成を示すブロック図である。
本発明実施例は、演算処理を制御するコントローラ１と
、演算データを保持するメモリ２と、入力データを保持
する二つのレジスタ６．７と、この二つのレジスタ６．
７から入力データを取り出し乗算する乗算器８とを備え
、さらに、コントローラ１およびメモリ２にアドレスバ
ス４を介して接続され、データのアドレスを変換するた
めの２ビット単位の変換アドレスを生成する変換アドレ
ス生成回路３と、コントローラ１およびメモリ２にデー
タバス５を介して接続され、乗算器８の乗算結果を加算
積分しフーリエ変換を行う加算積分回路９とを備え、さ
らに、２ビット単位の変換アドレスを生成する変換アド
レス生成回路３に加えて、１ビット単位の変換アドレス
を生成する回路を備えることができる。
、演算データを保持するメモリ２と、入力データを保持
する二つのレジスタ６．７と、この二つのレジスタ６．
７から入力データを取り出し乗算する乗算器８とを備え
、さらに、コントローラ１およびメモリ２にアドレスバ
ス４を介して接続され、データのアドレスを変換するた
めの２ビット単位の変換アドレスを生成する変換アドレ
ス生成回路３と、コントローラ１およびメモリ２にデー
タバス５を介して接続され、乗算器８の乗算結果を加算
積分しフーリエ変換を行う加算積分回路９とを備え、さ
らに、２ビット単位の変換アドレスを生成する変換アド
レス生成回路３に加えて、１ビット単位の変換アドレス
を生成する回路を備えることができる。
コントローラ１は演算処理を制御し、メモリ２は演算デ
ータを保持する。変換アドレス生成回路３はＦＦＴのバ
ラフライ演算を行うためにメモリ２の演算データの並べ
替えをするための変換アドレスを生成する。
ータを保持する。変換アドレス生成回路３はＦＦＴのバ
ラフライ演算を行うためにメモリ２の演算データの並べ
替えをするための変換アドレスを生成する。
また、アドレスバス４はコントローラ１からメモリ２へ
のデータのアドレスを転送し、コントローラ１の指示に
よりメモリ２と変換アドレス生成回路３との間でのデー
タのアドレスの送受を行う。
のデータのアドレスを転送し、コントローラ１の指示に
よりメモリ２と変換アドレス生成回路３との間でのデー
タのアドレスの送受を行う。
データバス５はコントローラ１の指示によりメモリ２、
レジスタ６．７および加算積分回路９の間で演算データ
の送受信を行う。
レジスタ６．７および加算積分回路９の間で演算データ
の送受信を行う。
レジスタ６．７は乗算器８０入カデータを保持し、乗算
器８はレジスタ６．７のデータを掛は算して結果を加算
積分回路９に出力する。加算積分回路９は乗算器８の出
力を加算積分してデータバス５に出力する。この加算積
分回路９のデータ精度はレジスタ６のデータ精度十レジ
スタ７のデータ精度＋４ビツトである。また加算積分回
路９にはリセットの機能を備える。
器８はレジスタ６．７のデータを掛は算して結果を加算
積分回路９に出力する。加算積分回路９は乗算器８の出
力を加算積分してデータバス５に出力する。この加算積
分回路９のデータ精度はレジスタ６のデータ精度十レジ
スタ７のデータ精度＋４ビツトである。また加算積分回
路９にはリセットの機能を備える。
（第一実施例）
第４図は本発明第一実施例の数値演算装置を実現するた
めの基数４のＦＦＴにおけるバタフライ演算の基本アル
ゴリズムを示す図である。この第４図は次の式を表した
ものである。
めの基数４のＦＦＴにおけるバタフライ演算の基本アル
ゴリズムを示す図である。この第４図は次の式を表した
ものである。
［ｌ０＝ＷＯｘ［ｌＯ＋Ｗｏ Ｘ［：１１＋ＷＯＸ［１
２＋１ｉｉＯＸ［１３［］ｌ１＝ＷＯＸ［ｌＯ＋ＷＩ
ＸＤ１＋Ｗ２ Ｘ［］２＋１Ｉ１３ Ｘ［１３０２＝ｖ
ＩＯｘ［ｌｏ＋Ｗ２ ｘＤ１＋Ｗ４ ｘＤ２＋Ｗ６ Ｘ
Ｄ３Ｄ３＝ＷＯｘＤＯ＋Ｗ３ ｘＤｌ ＋Ｗ６ ｘＤ２
＋Ｗ９ ｘＤ３式中ＷＯ，ＷＬ Ｗ２、Ｗ３、Ｗ４、Ｗ
６、ＷＯは３６０度を４等分したときの回転因子であり
、ＷＯ−Ｗ４、Ｗ１＝Ｗ９、Ｗ２＝Ｗ６である。また上
記の式はバタフライ演算が乗算の後に加算を行う演算の
繰り返しであることを示す。
２＋１ｉｉＯＸ［１３［］ｌ１＝ＷＯＸ［ｌＯ＋ＷＩ
ＸＤ１＋Ｗ２ Ｘ［］２＋１Ｉ１３ Ｘ［１３０２＝ｖ
ＩＯｘ［ｌｏ＋Ｗ２ ｘＤ１＋Ｗ４ ｘＤ２＋Ｗ６ Ｘ
Ｄ３Ｄ３＝ＷＯｘＤＯ＋Ｗ３ ｘＤｌ ＋Ｗ６ ｘＤ２
＋Ｗ９ ｘＤ３式中ＷＯ，ＷＬ Ｗ２、Ｗ３、Ｗ４、Ｗ
６、ＷＯは３６０度を４等分したときの回転因子であり
、ＷＯ−Ｗ４、Ｗ１＝Ｗ９、Ｗ２＝Ｗ６である。また上
記の式はバタフライ演算が乗算の後に加算を行う演算の
繰り返しであることを示す。
第５図は１６個のデータを基数４でＦＦＴを行ったアル
ゴリズムである。この第５図から入力と出力のデータの
並び順は一致してないことがわかる。
ゴリズムである。この第５図から入力と出力のデータの
並び順は一致してないことがわかる。
また、１６個のデータを基数４てＦＦＴすると、１次当
りのバタフライ演算は４回となり２次のバタフライ演算
であることがわかる。
りのバタフライ演算は４回となり２次のバタフライ演算
であることがわかる。
第２図は本発明第一実施例の基数４のＦＦＴにおける演
算データの並べ替えを行う変換アドレス生成回路３のア
ドレス変換方法を示す図である。
算データの並べ替えを行う変換アドレス生成回路３のア
ドレス変換方法を示す図である。
変換アドレス生成回路３はＦＦＴを行う上でバタフライ
演算終了時にデータの順番が揃うように始めにデータの
順番を並べ換えるためのアドレスを生成する。また、基
数４のＦＦＴを行うときバタフライ演算後にデータが揃
うたｔには、始めのデータアドレスがａｘ４°−１−ｂ
ｘ４’″−” ＋＋ｄｘ４’ ＋ｅｘ４° とする
とｅ Ｘ ４” −１−ｄ Ｘ ４ （ｒ＋−＋１−Ｉ
−、、、、＋ ｂ Ｘ ４ ’ ＋ ａ Ｘ ４°のア
ドレスにデータを入れ換える必要があり、取り込んだデ
ータを２ビット単位に上位ビットと下位ビット順に入れ
換える。
演算終了時にデータの順番が揃うように始めにデータの
順番を並べ換えるためのアドレスを生成する。また、基
数４のＦＦＴを行うときバタフライ演算後にデータが揃
うたｔには、始めのデータアドレスがａｘ４°−１−ｂ
ｘ４’″−” ＋＋ｄｘ４’ ＋ｅｘ４° とする
とｅ Ｘ ４” −１−ｄ Ｘ ４ （ｒ＋−＋１−Ｉ
−、、、、＋ ｂ Ｘ ４ ’ ＋ ａ Ｘ ４°のア
ドレスにデータを入れ換える必要があり、取り込んだデ
ータを２ビット単位に上位ビットと下位ビット順に入れ
換える。
この第一実施例は、バタフライ演算前のメモリ２の演算
データの並べ替えを変換アドレス生成回路３の変換結果
により行う。次に、第４図に示す基数４のＦＦＴにアル
ゴリズムで使用する基本バタフライ演算の一段をレジス
タ６．７、乗算器８、および加算積分回路９で行い、−
段ごとにメモリ２にデータを転送する処理を行う。
データの並べ替えを変換アドレス生成回路３の変換結果
により行う。次に、第４図に示す基数４のＦＦＴにアル
ゴリズムで使用する基本バタフライ演算の一段をレジス
タ６．７、乗算器８、および加算積分回路９で行い、−
段ごとにメモリ２にデータを転送する処理を行う。
以上説明したように、基本バタフライ演算をデータ数／
４回ＸＬＯＧ４ （データ数）で行うことができる。
４回ＸＬＯＧ４ （データ数）で行うことができる。
（第二実施例）
第３図は本発明第二実施例の演算データの入れ替えを行
う変換アドレス生成回路３の基数２のＦＦＴにおけるア
ドレスの変換方法を示す図である。
う変換アドレス生成回路３の基数２のＦＦＴにおけるア
ドレスの変換方法を示す図である。
この第二実施例における変換アドレス生成回路３は基数
４のＦＦＴにおける変換アドレスの生成の他に基数２の
ＦＦＴを行う上で演算終了時にデータの順番が揃うよう
に始めにデータの順番を入れ換えるためのアドレスを生
成する。基数２のＦＦＴを行うときアドレスがａｘ２″
＋ｂｘ２（−”士−−”、 ｄ Ｘ ２１＝、 ｅ Ｘ
２°とすると、テ゛−夕をｅＸ ２ ” −！−ｄ
Ｘ ２１ｎ−Ｎ ＋ ↓ｂ×２１ ＋ａＸ２゜のアド
レスに入れ換える。第１図に示す数値演算回路は変換ア
ドレス生成回路を替えるとそのまま基数２のＦＦＴを行
うことができる。
４のＦＦＴにおける変換アドレスの生成の他に基数２の
ＦＦＴを行う上で演算終了時にデータの順番が揃うよう
に始めにデータの順番を入れ換えるためのアドレスを生
成する。基数２のＦＦＴを行うときアドレスがａｘ２″
＋ｂｘ２（−”士−−”、 ｄ Ｘ ２１＝、 ｅ Ｘ
２°とすると、テ゛−夕をｅＸ ２ ” −！−ｄ
Ｘ ２１ｎ−Ｎ ＋ ↓ｂ×２１ ＋ａＸ２゜のアド
レスに入れ換える。第１図に示す数値演算回路は変換ア
ドレス生成回路を替えるとそのまま基数２のＦＦＴを行
うことができる。
第一実施例では、データ数が４″のときはバタフライ演
算回路を４” ／４ＸＬＯＧ、（４″）に減らし演算速
度を向上させることができるが、データ数が４ｎに限ら
れてしまう。しかし、この第二実施例では基数４のＦＦ
”ｌ７後に基数２のＦＦＴを行うことでデータ数が４″
×２″′のＦＦＴが可能となる。このときのバタフライ
演算回数は４’／４ ＸＬＯＧ４（４″ ）＋ ２″
／２ ｘＬＯＧ２（２’ ）になり処理可能なデータ
数の幅が広がり処理速度が向上する。
算回路を４” ／４ＸＬＯＧ、（４″）に減らし演算速
度を向上させることができるが、データ数が４ｎに限ら
れてしまう。しかし、この第二実施例では基数４のＦＦ
”ｌ７後に基数２のＦＦＴを行うことでデータ数が４″
×２″′のＦＦＴが可能となる。このときのバタフライ
演算回数は４’／４ ＸＬＯＧ４（４″ ）＋ ２″
／２ ｘＬＯＧ２（２’ ）になり処理可能なデータ
数の幅が広がり処理速度が向上する。
以上説明したように本発明によれば、基数を２に制限す
るＦＦＴの変換アドレス生成の処理を基数２および４に
対応できるように変換アドレス生成回路をハードウェア
で構成することにより、処理を高速化することができ、
処理時間を短縮することができる効果がある。
るＦＦＴの変換アドレス生成の処理を基数２および４に
対応できるように変換アドレス生成回路をハードウェア
で構成することにより、処理を高速化することができ、
処理時間を短縮することができる効果がある。
第１図は本発明実施例のバタフライ演算回路の構成を示
すブロック図。 第２図は本発明第一実施例に係る基数４のＦＦＴにおけ
る演算データの並べ替えを行う変換アドレス生成回路の
アドレス変換方法を示す図。 第３図は本発明第二実施例に係る基数２のＦＦＴにおけ
る演算データの入れ替えを行う変換アドレス生成回路の
アドレス変換方法を示す図。 第４図は本発明第一実施例における基数４のＦＦＴのバ
タフライ演算の１回アルゴリズムを示す図。 第５図は本発明第一実施例において１６個のデータを基
数４でＦＦＴのバタフライ演算を行ったアルゴリズムを
示す図。 第６図は基数２のＦＦＴのバタフライ演算１回のアルゴ
リズムを示す図。 第７図は１６個のデータを基数２ＯＦＦＴのバタフライ
演算したアルゴリズムを示す図。 ｌ・・・コントローラ、２・・・メモリ、３・・・変換
アドレス生成回路、４・・・アドレスバス、５・・・ｆ
−タバス、６．７・・・レジスタ、８・・・乗算器、９
・・・加算積分回路。
すブロック図。 第２図は本発明第一実施例に係る基数４のＦＦＴにおけ
る演算データの並べ替えを行う変換アドレス生成回路の
アドレス変換方法を示す図。 第３図は本発明第二実施例に係る基数２のＦＦＴにおけ
る演算データの入れ替えを行う変換アドレス生成回路の
アドレス変換方法を示す図。 第４図は本発明第一実施例における基数４のＦＦＴのバ
タフライ演算の１回アルゴリズムを示す図。 第５図は本発明第一実施例において１６個のデータを基
数４でＦＦＴのバタフライ演算を行ったアルゴリズムを
示す図。 第６図は基数２のＦＦＴのバタフライ演算１回のアルゴ
リズムを示す図。 第７図は１６個のデータを基数２ＯＦＦＴのバタフライ
演算したアルゴリズムを示す図。 ｌ・・・コントローラ、２・・・メモリ、３・・・変換
アドレス生成回路、４・・・アドレスバス、５・・・ｆ
−タバス、６．７・・・レジスタ、８・・・乗算器、９
・・・加算積分回路。
Claims (1)
- 【特許請求の範囲】 １、入力データを保持する二つのレジスタと、この二つ
のレジスタから入力データを取り出し乗算する乗算器と を備えた数値演算装置において、 前記入力データのアドレスを変換するための２ビット単
位の変換アドレスを生成する変換アドレス生成回路と、 前記乗算器の乗算結果を加算積分しフーリエ変換を行う
加算積分回路と を備えたことを特徴とする数値演算装置。 ２、前記２ビット単位の変換アドレスを生成する変換ア
ドレス生成回路に加えて、１ビット単位の変換アドレス
を生成する変換アドレス生成回路を備えた請求項１記載
の数値演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139361A JPH0431965A (ja) | 1990-05-28 | 1990-05-28 | 数値演算装置 |
| US07/707,113 US5224063A (en) | 1990-05-28 | 1991-05-28 | Address translation in fft numerical data processor |
| EP19910108718 EP0459412A3 (en) | 1990-05-28 | 1991-05-28 | Numerical data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139361A JPH0431965A (ja) | 1990-05-28 | 1990-05-28 | 数値演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0431965A true JPH0431965A (ja) | 1992-02-04 |
Family
ID=15243540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139361A Pending JPH0431965A (ja) | 1990-05-28 | 1990-05-28 | 数値演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5224063A (ja) |
| EP (1) | EP0459412A3 (ja) |
| JP (1) | JPH0431965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115728A (en) * | 1997-01-22 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter |
Families Citing this family (9)
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|---|---|---|---|---|
| JPH0668123A (ja) * | 1992-05-22 | 1994-03-11 | Nec Corp | 信号処理回路 |
| US5504914A (en) * | 1993-06-23 | 1996-04-02 | National Science Council | Multi-level instruction boosting method using plurality of ordinary registers forming plurality of conjugate register pairs that are shadow registers to each other with different only in MSB |
| US5778416A (en) * | 1993-12-20 | 1998-07-07 | Motorola, Inc. | Parallel process address generator and method |
| DE69424790T2 (de) * | 1994-11-07 | 2000-12-28 | Alcatel N.V., Rijswijk | Prozessor für schnelle Fourier-Transformation |
| US5831883A (en) * | 1997-05-27 | 1998-11-03 | United States Of America As Represented By The Secretary Of The Air Force | Low energy consumption, high performance fast fourier transform |
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| JP6358096B2 (ja) * | 2013-01-23 | 2018-07-18 | 日本電気株式会社 | 高速フーリエ変換装置、高速フーリエ変換方法、及び高速フーリエ変換プログラム |
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- 1991-05-28 EP EP19910108718 patent/EP0459412A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0459412A2 (en) | 1991-12-04 |
| US5224063A (en) | 1993-06-29 |
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