JPH0431970A - マスクパターンレイアウト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路のマスクパターンレイアウト装置に
利用され、特に、既存の集積回路を異なる設計寸法規則
で再設計する場合にコンピュータを用いて自動的に設計
するのに適したマスクパターンレイアウト装置に関する
。

〔概要〕

本発明は、集積回路のマスクパターンの配置を行うマス
クパターンレイアウト装置において、既存のマスクパタ
ーン重ね合わせ図において、縮小（または拡大）の対象
となる素子の並び方向と相対位置関係を抽出し、新たな
レイアウト平面上にそれらの並び方向と相対位置関係と
を保って縮小または拡大できるようにすることにより、
設計寸法規則の縮小比（また拡大比）が部分ごとに異な
る場合にも適用できるようにしたものである。

〔従来の技術〕

既設計のＬＳＩ（大規模集積回路）を設計寸法規則の異
なったＬＳＩに変更する場合、例えば、最小寸法１．５
μｍの設計寸法規則のもとて既に設計・製造しているＬ
ＳＩを、新たに最小寸法１．０μｍの設計寸法規則に適
合するように変更する場合に、従来は、既設計のＬＳＩ
マスクパターンを一律に１．０／１．５倍に縮小するこ
とによって、新たな設計寸法規則に適合するＬＳＩのマ
スクパターンを得ていた。

例えば、第５図に示すＣＭＯ３回路図を、１．５μｍの
設計規則のもとてレイアウトしたマスクパターン重ね合
わせ図である第６図（ａ）を、１．０μｍの設計規則に
適合するよう変更する場合は、それぞれのマスク層ごと
に１．０／１．５倍に縮小する。第６図（ｂ）はこのよ
うに−律に縮小して得たマスク層を重ね合わせて図示し
たもので、第６図（ａ）に対して、すべての図形が縦横
ともに１．０／１．５倍縮小され完全な相似図形となっ
ている。

なお、第５図において、ＰチャネルＭＯ３ＦＥＴＰＩお
よびＰ２とＮチャネルＭＯ３ＦＥＴＮＩおよびＮ２は、
ＡおよびＢを人力とする２人力ナンド回路を構成し、そ
の出力はＰチャネルＭＯ３ＦＥＴＰ３およびＮチャネル
ＭＯ３ＦＥＴＮ３で構成されるインバータ回路の入力と
なっており、Ｃはインバータ回路の出力となっている。

図中ＰＩｓＳＰＩＧ、およびＰＩＤはそれぞれＰチャネ
ルＭＯ３ＦＥＴＰＩのソース、ゲートおよびドレインを
、Ｐ２Ｓ、Ｐ２ＧおよびＰ２ＤはそれぞれＰチャネルＭ
Ｏ３ＦＦＴＰ２のソース、ゲートおよびドレインを、Ｐ
３ＳＳＰ３ＧおよびＰ３ＤはそれぞれＰチャネルＭＯ３
ＦＥＴＰ３のソース、ゲートおよびドレインを示し、Ｎ
ＩＳ、ＮＩＧおよびＮＩＤはそれぞれＮチャネルＭＯ３
ＦＥＴＮｌのソース、ゲートおよびドレインを、Ｎ２Ｓ
。

Ｎ２ＧおよびＮ２ＤはそれぞれＮチャネルＭＯ３ＦＥＴ
Ｎ２のソース、ゲートおよびドレインを、Ｎ３Ｓ、Ｎ３
Ｇ、Ｎ３ＤはそれぞれＮチャネルＭＯ３ＦＥＴＮ３のソ
ース、ゲートおよびドレインを示している。また、ＶＤ
Ｄは電源端子（または電源線）を、ＧＮＤは接地（また
は接地線）を示している。

また、第６図（ａ）および（ｂ）において、３０１　は
Ｎ型ウェル、３０２はＰ型拡散層、３０３はＮ型拡散層
、３０４は多結晶シリコン層、３０５はＰ型拡散層ある
いはＮ型拡散層とアルミニウム配線とのコンタクト、３
０６は多結晶シリコン層とアルミニウム配線とのコンタ
クト、ならびに３０７　はアルミニウム配線の領域をそ
れぞれ示すマスクパターンである。

〔発明が解決しようとする課題〕

この従来の一律縮小法は、前述したように極めて容易に
縮小された設計寸法規則に適合するマスクパターンを得
ることができる利点があるが、その反面すべてのパター
ンが相似形で縮小されるため、設計寸法規則の縮小比が
部分ごとに異なる場合にはまったく適用できない欠点が
あった。例えば、ゲート長は１．５μｍから１．０μｍ
に縮小できるが、コンタクトは６μｍ×６μｍから６μ
ｍ×４μｍにしかできないという場合には、相似形に縮
小することが不可能であり、従来の一律縮小法は適用で
きないわけである。

今後、製造技術が進歩し微細化が進むにつれて、コンタ
クト寸法の縮小によるコンタクト抵抗の増大やアルミル
ラム配線幅の縮小によるエレクトロマイクレージョン耐
性の低下などの制限要因が顕著となるため、従来の一律
縮小法に換わるマスクパターンの設計寸法規則変換法の
必要性が強まってくる。

本発明の目的は、前記の欠点を除去することにより、設
計寸法規則の縮小比（または拡大比）が部分ごとに異な
る場合にも適用できる集積回路のマスクパターンレイア
ウト装置を提供することにある。

〔課題を解決するための手段〕

本発明は、トランジスタ、抵抗および容量を含む素子な
らびに素子間配線を有するセルと、セル間配線とのマス
クパターンの配置を行う手段を備えた集積回路のマスク
パターンレイアウト装置において、既存の集積回路のマ
スクパターン重ね合わせ図から素子の並び方向と相対位
置関係を抽出する方向位置抽出手段と、新たなレイアウ
ト平面上に、前記方向位置抽出手段により抽出された前
記素子の方向および相対位置関係を保存して前記素子と
同一機能で異なる形の新規素子のマスクパターンを配置
する新規素子配置手段と、前記新規素子間配線のマスク
パターンを配置する新規素子配線手段とを備えたことを
特徴とする。

また、本発明は、前記方向位置抽出手段は、既存の集積
回路のマスクパターン重ね合わせ図上に原点を定め、各
対象素子の中心点の座標値と、素子の並び方向とを抽出
し図面上にプロットする手段を含むことが好ましい。

〔作用〕

方向位置抽出手段は、例えば、既存のマスクパターン重
ね合わせ図上に原点を定め各対象素子の中心点の座標値
と素子の並び方向とを抽出し図面上にプロットする。新
規素子配置手段は、この抽出された対象素子の相対位置
関係と並び方向とを保って所定の縮小（または拡大）し
新しいレイアウト平面上に投影し、それを基に機能は同
じで所定の縮小（または拡大）された新規素子のマスク
パターンを配置する。そして、新規素子配線手段により
新規素子間の配線のマスクパターンの配置を行う。

従って、既存のマスクパターンから設計寸法規則の縮小
比（または拡大比）が部分ごとに異なる場合でも適用す
ることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の要部を示すブロック構成図
である。

本実施例は、トランジスタ、抵抗および容量を含む素子
ならびに素子間配線を有するセルと、セル間配線とのマ
スクパターンの配置を行う手段を備えた集積回路のマス
クパターンレイアウト装置１０において、 本発明の特徴とするところの 既存の集積回路のマスクパターン重ね合わせ図から素子
の方向と相対位置関係を抽出する方向位置抽出手段１１
と、新たなレイアウト平面上に、方向位置抽出手段１１
により抽出された前記素子の方向および相対位置関係を
保存して前記素子と同一機能で異なる形の新規素子のマ
スクパターンを配置する新規素子配置手段１２と、前記
新規素子間配線のマスクパターンを配置する新規素子配
線手段１３とを備えている。

次に、本実施例の動作について第２図に示す流れ図を参
照して説明する。

初めに、方向位置抽出手段１１により、既存集積回路の
マスクパターン重ね合わせ図において、縮小する対象素
子を抽出しくステップＳ１）、前記マスクパターン重ね
合わせ図上に原点を定め、各対象素子の中心点の座標値
とその並び方向とを抽出し図面上にプロットする（ステ
ップＳ２）。

次に、新規素子配置手段１２により、対象素子の座標値
を所定の縮小率で縮小し、新しいレイアウト面上に投影
しくステップＳ３）、対象素子の中心点に中心を合わせ
て、所定の縮小された新規素子のマスクパターンを配置
する（ステップＳ４）。

最後に、新規素子配線手段１３により、新規素子間配線
のマスクパターンを配置する（ステップＳ５）。

第３図（ａ）〜（ｄ）は、本実施例による具体的な第−
設計例を示す説明図、第３図（ｅ）はそのマスクパター
ン重ね合わせ図で、第５図に示す設計対象回路図におい
て、コンタクト寸法およびアルミニウム配線幅を異なら
せてマスクパターンを配置したものである。

まず、第５図の設計対象回路図を参照して、既存のマス
クパターン重ね合わせ図である第６図（ａ）の接続トレ
ースを行い、第３図（ａ）に示したＰチャネルＭＯ５Ｆ
ＥＴＰＩ、Ｐ２およびＰ３ならびにＮチャネルＭＯ３Ｆ
ＥＴＮＩ、Ｎ２およびＮ３のそれぞれの中心点（黒丸印
）の原点（黒丸印）に対する座標値とそれぞれのＭＯＳ
ＦＥＴの方向（Ｓはソース、Ｄはドレインを示す）を得
る。

具体的な方法の一例としては、第６図（ａ）の多結晶シ
リコン層３０４を表すマスクパターンとＰ型拡散層３０
２またはＮ型拡散層３０３を表すマスクパターンとの重
なり部（すなわち、ＰチャネルまたはＮチャネルのＭＯ
３ＦＥＴチャネル部）を抽出し、ＰチャネルＭＯ３ＦＥ
ＴＰＩ、Ｐ２およびＰ３ならびにＮチャネルＭＯ３ＦＥ
ＴＮＩ、Ｎ２およびＮ３それぞれの中心部の座標値を求
めてから、第５図を参照して第６図（ａ）の出力線Ｃか
ら電源線ＶＤＤに向かって接続トレースを行い、Ｐチャ
ネルＭＯ３ＦＥＴＰ３のドレインＰ３Ｄが第６図（ａ）
においてＰチャネルＭＯ３ＦＥＴＰ３のチャネル部の右
側に位置し、そのソースＰ３Ｓがそのチャネル部の左側
に位置することを求め、同様に出力線Ｃより接地線ＧＮ
Ｄに向けて電位トレースすることにより、ＮチャネルＭ
Ｏ３ＦＥＴＮ３のドレインＮ３Ｄがそのチャネル部の右
側に位置し、そのソースＮ３Ｓがチャネル部の左側に位
置することを求める。

次に、ＰチャネルＭＯ３ＦＥＴＰ３のゲートＰ３Ｇ、お
よびＮチャネルＭＯ３ＦＥＴＮ３のゲートＮ３Ｇの接続
点から電源線ＶＤＤあるいは接地線ＧＮＤに向けて同様
に接続トレースすることにより、ＰチャネルＭＯ３ＦＥ
ＴＰＩ、およびＰ２、ならびにＮチャネルＭＯ３ＦＥＴ
ＮＩおよびＮ２のそれぞれのチャネル部とソースおよび
ドレインの位置関係を求約て第３図（ａ）を得る。

次に、第３図（ａ）で求めたＰチャネルＭＯＳ　Ｆ　Ｅ
ＴＰＩ、Ｐ２およびＰ３、ならびにＮチャネルＭＯ３Ｆ
ＥＴＮＩ、Ｎ２およびＮ３の中心点の座標を所定の縮小
率で変換し、新しいレイアウト面上に投影し、第３図ら
）を得る。

次に、第３図（ｂ）の各ＭＯ３ＦＥＴの中心点に中心を
合わせて、別に用意したＰチャネルおよびＮチャネルＭ
Ｏ３ＦＥＴのマスクレイアウトパターンを配置した後、
それぞれのＭＯＳＦＥＴのマスクパターンが重ならない
ように間隔を広げる処理をして第３図（Ｃ）を得る。第
３図（Ｃ）においては、第３図（ａ）において抽出した
それぞれのＭＯＳＦＥＴのソースおよびドレインのチャ
ネル部に対する位置関係を継承してソースおよびドレイ
ンが決められている。

ここまでで配置処理が完了し、次に配線処理を行うが、
まず、第５図を参照して、多結晶シリコン層のみで配線
可能な部分を配線し、次に、Ｎ型拡散層のみおよびＰ型
拡散層のみで配線できる部分を配線して第３図（ｄ）を
得る。これらの配線では、まず同電位になるべきＰチャ
ネルＭＯ３ＦＥＴのゲート端子とＮチャネルＭＯ３ＦＥ
Ｔのゲート端子の対を第５図から抽出して接続し、次に
第３図（Ｃ）中でＮチャネルＭＯ３ＦＥＴ領域内および
ＰチャネルＭＯ３ＦＥＴ領域内のそれぞれで隣接した拡
散層が第５図を参照して同電位であるもののみを接続す
ればよい。

次に、第３図（ｄ）のマスクパターンをもととして、電
源線ＶＤＤ、接地線ＧＮＤ、入力端子ＡおよびＢ、なら
びに出力端子Ｃの位置を適当に定め、第５図に従ってコ
ンタクトパターンの設置を伴ってアルミニウム配線パタ
ーンを用いて結線し、設計寸法規則を満たすよう整形し
て最終的なマスクパターン重ね合わせ図である第３図（
ｅ）を得る。

第３図（ｅ）におイテ、１０１はＮ型つニ／ｌ／、１０
２はＰ型拡散層、１０３はＮ型拡散層、１０４は多結晶
シリコン層、１０５は拡散層とアルミニウム配線間のコ
ンタクト、１０６は多結晶シリコン層とアルミニウム配
線間のコンタクト、ならびにアルミニウム配線である。

第３図（ｅ）では、従来の一律縮小法による第６図（ｂ
）とは異なったコンタクト寸法およびアルミニウム配線
幅を用いて、第６図（ａ）の縮小マスクパターンを再現
した例であり、本発明のマスクレイアウト装置を用いる
ことによって、従来の一律縮小法ではできない部分的に
縮小寸法の異なったマスクパターンを得ることができる
ことを示している。

第４図は本実施例による具体的な第二設計例を示すマス
クパターン重ね合わせ図である。

本第二設計例は、マスクレイアウト手順は、第−設計例
の第３図（ａ）〜（ｄ）においては同一であるが、第３
図（ｄ）をもとに二層のアルミニウム配線層を用いて配
線したものである。

すなわち、第−層アルミニウム配線２０７を縦方向に用
い、第二層アルミニウム配線２０９を横方向の配線に用
いており、第−層アルミニウム配線２０７と第二層アル
ミニウム配線２０９　とはスルーホール２０８を用いて
接続される。第５図を参照して接続すべき２点抽出し、
それぞれコンタクト２０５および２０６を設置してコン
タクト間を縦方向の第−層アルミニウム配線２０７　と
横方向の第二層アルミニウム配線２０９　とを用いて結
線し、すべての配線完了後に設計寸法規則に合わせて整
形することにより、第３図（ｄ）から第４図のマスクパ
ターン重ね合わせ図を得ることができる。

以上説明したように、本第二設計例によれば、既存のマ
スクパターンをもとにして配線層数の異なるマスクパタ
ーンを得ることもできるため、既存のマスクパターンを
もとに製造プロセスが異なる製品に適合したマスクパタ
ーンを容易に作成することが可能である また、第４図では第５図のＰチャネルＭＯ３ＦＥＴＰ３
およびＮチャネルＭＯ３ＦＥＴＮ３のチャネル幅を大き
くしているが、このような部分的な素子寸法の変更も、
第３図（ｂ）から第３図（Ｃ）への工程でＰチャネルＭ
Ｏ３ＦＥＴＰ３およびＮチャネルＭＯ３ＦＥＴＮ３の寸
法を大きくしたマスクパターンを配置するのみで可能で
ある。なお、第４図において、２０１はＮ型ウェル、２
０２はＰ型拡散層、２０３はＮ型拡散層、および２０４
は多結晶シリコン層である。

〔発明の効果〕

以上説明したように、本発明は、既存のマスクパターン
をもとにして新しい設計寸法規則に適合したマスクパタ
ーンを作成する場合に、設計寸法規則の縮小比率の部分
的な変更、トランジスタ等の素子寸法の変更、あるいは
−層メタル配線から二層メタル配線への変更などを容易
に導入することができる効果がある。また、作成手順が
明確であるた約コンピ二−タを用いて自動化しやすい効
果がある。

さらに、本発明を用いて作成されたマスクパターンは各
層の配置が既存のマスクパターンにおける配置を継承し
ているので、従来の一律縮小法に極めて近いマスクパタ
ーンを得ることができ、その効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示すブロック構成図
。 第２図はその動作を示す流れ図。 第３図（ａ）〜（ｄ）は本実施例を用いた第−設計例の
手順を示す説明図。 第３図（ｅ）は本実施例を用いた第−設計例によるマス
クパターン重ね合わせ図。 第４図は本実施例を用いた第二設計例によるマスクパタ
ーン重ね合わせ図。 第５図はその設計対象の回路図。 第６図（ａ）は従来例による縮小前のマスクパターン重
ね合わせ図。 第６図（ｂ）は従来例による縮小後のマスクパターン重
ね合わせ図。 １０・・・マスクパターンレイアウト装置、１１・・・
方向位置抽出手段、１２・・・新規素子配置手段、１３
・・・新規素子配線手段、１０１　’％　２０１．３０
１・・・Ｎ型ウェル、１０２．２０２．３０２・・・Ｐ
型拡散層、１０３．２０３．３０３・・・Ｎ型拡散層、
１０４．２０４．３０４・・・多結晶シリコン層、１０
５．１０６．２０５．２０６．３０５．３０６　・・・
コンタクト、１０７．２０７．３０７・・・第−層アル
ミニウム配線、２０８・・・スルーホールベ２０９・・
・第二層アルミニウム配線、Ｎ１、Ｎ２、Ｎ３・・・Ｎ
チャネルＭＯ３ＦＥＴ、ＰＩ、Ｐ２、Ｐ３・・・Ｐチャ
ネルＭＯ３ＦＥＴＳＳｌ〜Ｓ５・・・ステップ。

Claims (1)

1. 【特許請求の範囲】 １、トランジスタ、抵抗および容量を含む素子ならびに
   素子間配線を有するセルと、セル間配線とのマスクパタ
   ーンの配置を行う手段を備えた集積回路のマスクパター
   ンレイアウト装置において、既存の集積回路のマスクパ
   ターン重ね合わせ図から素子の並び方向と相対位置関係
   を抽出する方向位置抽出手段と、 新たなレイアウト平面上に、前記方向位置抽出手段によ
   り抽出された前記素子の方向および相対位置関係を保存
   して前記素子と同一機能で異なる形の新規素子のマスク
   パターンを配置する新規素子配置手段と、 前記新規素子間配線のマスクパターンを配置する新規素
   子配線手段と を備えたことを特徴とするマスクパターンレイアウト装
   置。 ２、前記方向位置抽出手段は、既存の集積回路のマスク
   パターン重ね合わせ図上に原点を定め、各対象素子の中
   心点の座標値と、素子の並び方向とを抽出し図面上にプ
   ロットする手段を含む請求項１記載ののマスクパターン
   レイアウト装置。