JPH04320060A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04320060A JPH04320060A JP8704791A JP8704791A JPH04320060A JP H04320060 A JPH04320060 A JP H04320060A JP 8704791 A JP8704791 A JP 8704791A JP 8704791 A JP8704791 A JP 8704791A JP H04320060 A JPH04320060 A JP H04320060A
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- JP
- Japan
- Prior art keywords
- input
- gate
- cells
- integrated circuit
- semiconductor integrated
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は所定数のベーシックセ
ルの組み合わせからなり、所定の論理機能を有するマク
ロセルが複数個配置された半導体集積回路に関する。
ルの組み合わせからなり、所定の論理機能を有するマク
ロセルが複数個配置された半導体集積回路に関する。
【０００２】
【従来の技術】図３及び図４は、所定数のベーシックセ
ルの組み合わせからなり、所定の論理機能を有するマク
ロセルが複数個配置された、従来のマスタスライス方式
で半導体集積回路装置を製造する際に用いられるＬＳＩ
（以下、単に「マスタスライスＬＳＩ」という）におけ
る１つのマクロセルの構成をそれぞれ示す回路図であり
、図３はシングル駆動の２入力ＡＮＤゲートを示し、図
４はダブル駆動の２入力ＡＮＤゲートを示している。
ルの組み合わせからなり、所定の論理機能を有するマク
ロセルが複数個配置された、従来のマスタスライス方式
で半導体集積回路装置を製造する際に用いられるＬＳＩ
（以下、単に「マスタスライスＬＳＩ」という）におけ
る１つのマクロセルの構成をそれぞれ示す回路図であり
、図３はシングル駆動の２入力ＡＮＤゲートを示し、図
４はダブル駆動の２入力ＡＮＤゲートを示している。
【０００３】図３に示すように、シングル駆動の２入力
ＡＮＤゲートは、電源，接地レベル間に形成される３つ
のベーシックセル１〜３から構成される。ベーシックセ
ル１〜３はそれぞれＰチャネルトランジスタ１ａ〜３ａ
とＮチャネルトランジスタ１ｂ〜３ｂとからなる。
ＡＮＤゲートは、電源，接地レベル間に形成される３つ
のベーシックセル１〜３から構成される。ベーシックセ
ル１〜３はそれぞれＰチャネルトランジスタ１ａ〜３ａ
とＮチャネルトランジスタ１ｂ〜３ｂとからなる。
【０００４】そして、ベーシックセル１と２とを組み合
わせることにより、入力端子Ａ，Ｂより得られる信号を
入力とし、Ｐチャネルトランジスタ１ａ及び２ａ双方の
ドレインとＮチャネルトランジスタ１ｂのドレインとの
間のノードＮ１を出力とした２入力ＮＯＲゲートを構成
し、ベーシックセル３によりノードＮ１、つまり、２入
力ＮＯＲゲートの出力を入力とし、Ｐチャネルトランジ
スタ３ａのドレインとＮチャネルトランジスタ３ｂのド
レインとの間のノードＮ２を出力端子Ｙに接続したイン
バータを構成する。
わせることにより、入力端子Ａ，Ｂより得られる信号を
入力とし、Ｐチャネルトランジスタ１ａ及び２ａ双方の
ドレインとＮチャネルトランジスタ１ｂのドレインとの
間のノードＮ１を出力とした２入力ＮＯＲゲートを構成
し、ベーシックセル３によりノードＮ１、つまり、２入
力ＮＯＲゲートの出力を入力とし、Ｐチャネルトランジ
スタ３ａのドレインとＮチャネルトランジスタ３ｂのド
レインとの間のノードＮ２を出力端子Ｙに接続したイン
バータを構成する。
【０００５】このように、２入力ＮＯＲゲートの出力に
１つの駆動用のインバータの入力を接続することにより
、シングル駆動の２入力ＡＮＤゲートを構成する。
１つの駆動用のインバータの入力を接続することにより
、シングル駆動の２入力ＡＮＤゲートを構成する。
【０００６】一方、図４に示すように、ダブル駆動の２
入力ＡＮＤゲートは、電源，接地レベル間に形成される
４つのベーシックセル１〜４から構成される。ベーシッ
クセル１〜４はそれぞれＰチャネルトランジスタ１ａ〜
４ａとＮチャネルトランジスタ１ｂ〜４ｂとからなる。
入力ＡＮＤゲートは、電源，接地レベル間に形成される
４つのベーシックセル１〜４から構成される。ベーシッ
クセル１〜４はそれぞれＰチャネルトランジスタ１ａ〜
４ａとＮチャネルトランジスタ１ｂ〜４ｂとからなる。
【０００７】そして、図３で示したシングル駆動の２入
力ＡＮＤゲートと同様、ベーシックセル１と２とを組み
合わせることにより、入力端子Ａ，Ｂより得られる信号
を入力信号とし、ノードＮ１を出力とした２入力ＮＯＲ
ゲートを構成し、ベーシックセル３により、ノードＮ１
を入力としノードＮ２を出力端子Ｙに接続した第１のイ
ンバータを構成する。
力ＡＮＤゲートと同様、ベーシックセル１と２とを組み
合わせることにより、入力端子Ａ，Ｂより得られる信号
を入力信号とし、ノードＮ１を出力とした２入力ＮＯＲ
ゲートを構成し、ベーシックセル３により、ノードＮ１
を入力としノードＮ２を出力端子Ｙに接続した第１のイ
ンバータを構成する。
【０００８】加えて、ベーシックセル４により、ノード
Ｎ１を入力とし、Ｐチャネルトランジスタ４ａのドレイ
ンとＮチャネルトランジスタ４ｂのドレインとの間のノ
ードＮ３を、ノードＮ２に接続した第２のインバータを
構成する。つまり、第１のインバータと第２のインバー
タとは、２入力ＮＯＲゲートの出力と、出力端子Ｙとの
間に並列に設けられる。
Ｎ１を入力とし、Ｐチャネルトランジスタ４ａのドレイ
ンとＮチャネルトランジスタ４ｂのドレインとの間のノ
ードＮ３を、ノードＮ２に接続した第２のインバータを
構成する。つまり、第１のインバータと第２のインバー
タとは、２入力ＮＯＲゲートの出力と、出力端子Ｙとの
間に並列に設けられる。
【０００９】このように、２入力ＮＯＲゲートの出力に
、並列に接続された２つの駆動用のインバータの入力を
接続することにより、ダブル駆動の２入力ＡＮＤゲート
を構成する。
、並列に接続された２つの駆動用のインバータの入力を
接続することにより、ダブル駆動の２入力ＡＮＤゲート
を構成する。
【００１０】
【発明が解決しようとする課題】従来のマスタスライス
ＬＳＩは以上のように構成されており、内部に配置され
た複数のマクロセルそれぞれは、同じ論理機能を構成す
る場合でも、その駆動能力の違いにより、図３及び図４
で示したＡＮＤゲートのように、ベーシックセルの数が
異なるため、そのセルサイズが異なる。これは、マクロ
セルを必要最小限のベーシックセルで構成した方が集積
度を高めることができることに起因している。
ＬＳＩは以上のように構成されており、内部に配置され
た複数のマクロセルそれぞれは、同じ論理機能を構成す
る場合でも、その駆動能力の違いにより、図３及び図４
で示したＡＮＤゲートのように、ベーシックセルの数が
異なるため、そのセルサイズが異なる。これは、マクロ
セルを必要最小限のベーシックセルで構成した方が集積
度を高めることができることに起因している。
【００１１】しかしながら、ＣＡＤ等の設計手段により
、上記したマスタスライスＬＳＩを用いて、マスタスラ
イス方式で実際の半導体集積回路装置の設計を行う際、
あるマクロセルを用いて配置配線を行った後、このマク
ロセルにかかる負荷容量が該マクロセルの駆動能力を越
えることが判明した場合、同じ論理機能を有し、かつ駆
動能力がより大きなマクロセルに置き換える必要がある
。この時、図３、図４で示した２入力ＡＮＤゲートのよ
うに、セルサイズが異なれば、マクロセルの変更に伴い
、再度、全体の配置配線を行わなければならないという
問題点があった。また、配置配線を再実行しても、必ず
しも半導体集積回路装置の設計がうまく行えるとは限ら
ないという問題点もあった。
、上記したマスタスライスＬＳＩを用いて、マスタスラ
イス方式で実際の半導体集積回路装置の設計を行う際、
あるマクロセルを用いて配置配線を行った後、このマク
ロセルにかかる負荷容量が該マクロセルの駆動能力を越
えることが判明した場合、同じ論理機能を有し、かつ駆
動能力がより大きなマクロセルに置き換える必要がある
。この時、図３、図４で示した２入力ＡＮＤゲートのよ
うに、セルサイズが異なれば、マクロセルの変更に伴い
、再度、全体の配置配線を行わなければならないという
問題点があった。また、配置配線を再実行しても、必ず
しも半導体集積回路装置の設計がうまく行えるとは限ら
ないという問題点もあった。
【００１２】この発明は上記問題点を解決するためにな
されたもので、マスタスライス方式による半導体集積回
路装置の設計段階において、同一機能を有するマクロセ
ルの置き換えを簡単に行えるマクロセルを有する半導体
集積回路を得ることを目的とする。
されたもので、マスタスライス方式による半導体集積回
路装置の設計段階において、同一機能を有するマクロセ
ルの置き換えを簡単に行えるマクロセルを有する半導体
集積回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明にかかる半導体
集積回路は、所定数のベーシックセルの組み合わせるか
らなり、所定の論理機能を有するマクロセルが複数個配
置されており、同一論理機能を実現するマクロセルをベ
ーシックセル数及び入出力端子の位置を統一して構成し
ている。
集積回路は、所定数のベーシックセルの組み合わせるか
らなり、所定の論理機能を有するマクロセルが複数個配
置されており、同一論理機能を実現するマクロセルをベ
ーシックセル数及び入出力端子の位置を統一して構成し
ている。
【００１４】
【作用】この発明においては、同一論理機能を実現する
マクロセルをベーシックセル数及び入出力端子の位置を
統一して構成しているため、異なる駆動能力を有する場
合でも、同一論理機能を有する場合は、マクロセルのセ
ルサイズ、入出力端子の位置に変化はない。
マクロセルをベーシックセル数及び入出力端子の位置を
統一して構成しているため、異なる駆動能力を有する場
合でも、同一論理機能を有する場合は、マクロセルのセ
ルサイズ、入出力端子の位置に変化はない。
【００１５】
【実施例】図１及び図２はこの発明の一実施例であるマ
スタスライスＬＳＩの１つのマクロセルの構成をそれぞ
れ示す回路図であり、図１はシングル駆動の２入力ＡＮ
Ｄゲートを示し、図２はダブル駆動の２入力ＡＮＤゲー
トを示している。
スタスライスＬＳＩの１つのマクロセルの構成をそれぞ
れ示す回路図であり、図１はシングル駆動の２入力ＡＮ
Ｄゲートを示し、図２はダブル駆動の２入力ＡＮＤゲー
トを示している。
【００１６】図１に示すように、シングル駆動の２入力
ＡＮＤゲートは、電源，接地レベル間に形成される４つ
のベーシックセル１〜３及び５から構成される。ベーシ
ックセル１〜３及び５はそれぞれＰチャネルトランジス
タ１ａ〜３ａ及び５ａとＮチャネルトランジスタ１ｂ〜
３ｂ及び５ｂとからなる。
ＡＮＤゲートは、電源，接地レベル間に形成される４つ
のベーシックセル１〜３及び５から構成される。ベーシ
ックセル１〜３及び５はそれぞれＰチャネルトランジス
タ１ａ〜３ａ及び５ａとＮチャネルトランジスタ１ｂ〜
３ｂ及び５ｂとからなる。
【００１７】そして、ベーシックセル１と２とを組み合
わせることにより、入力端子Ａ，Ｂより得られる信号を
入力信号とし、Ｐチャネルトランジスタ１ａ及び２ａ双
方のドレインとＮチャネルトランジスタ１ｂのドレイン
との間のノードＮ１を出力とした２入力ＮＯＲゲートを
構成し、ベーシックセル３によりノードＮ１、つまり、
２入力ＮＯＲゲートの出力を入力とし、Ｐチャネルトラ
ンジスタ３ａのドレインとＮチャネルトランジスタ３ｂ
のドレインとの間のノードＮ２を出力端子Ｙに接続した
インバータを構成する。
わせることにより、入力端子Ａ，Ｂより得られる信号を
入力信号とし、Ｐチャネルトランジスタ１ａ及び２ａ双
方のドレインとＮチャネルトランジスタ１ｂのドレイン
との間のノードＮ１を出力とした２入力ＮＯＲゲートを
構成し、ベーシックセル３によりノードＮ１、つまり、
２入力ＮＯＲゲートの出力を入力とし、Ｐチャネルトラ
ンジスタ３ａのドレインとＮチャネルトランジスタ３ｂ
のドレインとの間のノードＮ２を出力端子Ｙに接続した
インバータを構成する。
【００１８】また、ベーシックセル５はトランジスタブ
ロックとし、内部のＰチャネルトランジスタ５ａとＮチ
ャネルトランジスタ５ｂとを電気的に浮いた状態として
、マクロセルの論理機能に全く関与させない。
ロックとし、内部のＰチャネルトランジスタ５ａとＮチ
ャネルトランジスタ５ｂとを電気的に浮いた状態として
、マクロセルの論理機能に全く関与させない。
【００１９】このように、２入力ＮＯＲゲートの出力に
１つの駆動用のインバータの入力を接続することにより
、シングル駆動の２入力ＡＮＤゲートを構成する。
１つの駆動用のインバータの入力を接続することにより
、シングル駆動の２入力ＡＮＤゲートを構成する。
【００２０】一方、図２に示すように、ダブル駆動の２
入力ＡＮＤゲートは、図１で示したシングル駆動の２入
力ＡＮＤゲートと同様、電源，接地レベル間に形成され
る４つのベーシックセル１〜３及び５から構成される。 ベーシックセル１〜３及び５はそれぞれＰチャネルトラ
ンジスタ１ａ〜３ａ及び５ａとＮチャネルトランジスタ
１ｂ〜３ｂ及び５ｂとからなる。
入力ＡＮＤゲートは、図１で示したシングル駆動の２入
力ＡＮＤゲートと同様、電源，接地レベル間に形成され
る４つのベーシックセル１〜３及び５から構成される。 ベーシックセル１〜３及び５はそれぞれＰチャネルトラ
ンジスタ１ａ〜３ａ及び５ａとＮチャネルトランジスタ
１ｂ〜３ｂ及び５ｂとからなる。
【００２１】そして、図１で示したシングル駆動のＡＮ
Ｄゲートと同様、ベーシックセル１と２とを組み合わせ
ることにより、入力端子Ａ，Ｂより得られる信号を入力
信号とし、ノードＮ１を出力とした２入力ＮＯＲゲート
を構成し、ベーシックセル３により、ノードＮ１を入力
とし、ノードＮ２を出力端子Ｙに接続した第１のインバ
ータを構成する。ここで、入力端子Ａ，Ｂ及び出力端子
Ｙの位置は、図１で示したシングル駆動のＡＮＤゲート
の入力端子Ａ，Ｂ及び出力端子Ｙの位置と一致させる。
Ｄゲートと同様、ベーシックセル１と２とを組み合わせ
ることにより、入力端子Ａ，Ｂより得られる信号を入力
信号とし、ノードＮ１を出力とした２入力ＮＯＲゲート
を構成し、ベーシックセル３により、ノードＮ１を入力
とし、ノードＮ２を出力端子Ｙに接続した第１のインバ
ータを構成する。ここで、入力端子Ａ，Ｂ及び出力端子
Ｙの位置は、図１で示したシングル駆動のＡＮＤゲート
の入力端子Ａ，Ｂ及び出力端子Ｙの位置と一致させる。
【００２２】加えて、ベーシックセル５により、ノード
Ｎ１を入力とし、Ｐチャネルトランジスタ５ａのドレイ
ンとＮチャネルトランジスタ５ｂのドレインとの間のノ
ードＮ４をノードＮ２に接続した第２のインバータを構
成する。つまり、第１のインバータと第２のインバータ
とは、２入力ＮＯＲゲートの出力と、出力端子Ｙとの間
に並列に設けられる。
Ｎ１を入力とし、Ｐチャネルトランジスタ５ａのドレイ
ンとＮチャネルトランジスタ５ｂのドレインとの間のノ
ードＮ４をノードＮ２に接続した第２のインバータを構
成する。つまり、第１のインバータと第２のインバータ
とは、２入力ＮＯＲゲートの出力と、出力端子Ｙとの間
に並列に設けられる。
【００２３】このように、２入力ＮＯＲゲートの出力に
、並列に接続された２つの駆動用のインバータの入力を
接続することにより、ダブル駆動の２入力ＡＮＤゲート
を構成する。
、並列に接続された２つの駆動用のインバータの入力を
接続することにより、ダブル駆動の２入力ＡＮＤゲート
を構成する。
【００２４】上記したように、本実施例のマスタスライ
スＬＳＩ内に配置されたマクロセルは、同一論理機能を
有する場合、駆動能力の大小に関係なく同一数のベーシ
ックセルで構成することにより、セルサイズを統一し、
さらに、入出力位置を一致させている。
スＬＳＩ内に配置されたマクロセルは、同一論理機能を
有する場合、駆動能力の大小に関係なく同一数のベーシ
ックセルで構成することにより、セルサイズを統一し、
さらに、入出力位置を一致させている。
【００２５】したがって、ＣＡＤ等の設計手段により、
本実施例のマスタスライスＬＳＩを用いて、マスタスラ
イス方式で実際の半導体集積回路装置の設計を行う際、
本実施例のマクロセルを用いて配置配線を行った後、こ
のマクロセルにかかる負荷容量がその駆動能力を越えた
と判断され、同じ論理機能を有しかつ駆動能力がより大
きなマクロセルに置き換える必要があっても、セルサイ
ズが同一でかつ入出力端子の位置が同一であるマクロセ
ルに置き換えるだけで設計変更できるため、同一論理機
能のマクロセル変更に伴い配置配線の変更を行う必要は
なくなる。
本実施例のマスタスライスＬＳＩを用いて、マスタスラ
イス方式で実際の半導体集積回路装置の設計を行う際、
本実施例のマクロセルを用いて配置配線を行った後、こ
のマクロセルにかかる負荷容量がその駆動能力を越えた
と判断され、同じ論理機能を有しかつ駆動能力がより大
きなマクロセルに置き換える必要があっても、セルサイ
ズが同一でかつ入出力端子の位置が同一であるマクロセ
ルに置き換えるだけで設計変更できるため、同一論理機
能のマクロセル変更に伴い配置配線の変更を行う必要は
なくなる。
【００２６】
【発明の効果】以上説明したように、この発明によれば
、同一論理機能を実現するマクロセルをベーシックセル
数及び入出力端子の位置を統一して構成しているため、
異なる駆動能力を有する場合でも、同一論理機能を有す
る場合は、そのセルサイズ、入出力位置に変化はない。
、同一論理機能を実現するマクロセルをベーシックセル
数及び入出力端子の位置を統一して構成しているため、
異なる駆動能力を有する場合でも、同一論理機能を有す
る場合は、そのセルサイズ、入出力位置に変化はない。
【００２７】したがって、本発明のマスタスライスＬＳ
Ｉを用いて、マスタスライス方式で実際の半導体集積回
路装置の設計を行う際、設計途中で、論理機能を変更す
ることなく駆動能力を変更したい場合、単にマクロセル
の置き換えだけですみ、同一論理機能を有するマクロセ
ルの変更に伴い、配置配線の変更を行う必要はなくなる
効果がある。
Ｉを用いて、マスタスライス方式で実際の半導体集積回
路装置の設計を行う際、設計途中で、論理機能を変更す
ることなく駆動能力を変更したい場合、単にマクロセル
の置き換えだけですみ、同一論理機能を有するマクロセ
ルの変更に伴い、配置配線の変更を行う必要はなくなる
効果がある。
【図１】この発明の一実施例であるマスタスライスＬＳ
Ｉにおける１つのマクロセルの構成を示す回路図である
。
Ｉにおける１つのマクロセルの構成を示す回路図である
。
【図２】この発明の一実施例であるマスタスライスＬＳ
Ｉにおける１つのマクロセルの構成を示す回路図である
。
Ｉにおける１つのマクロセルの構成を示す回路図である
。
【図３】従来のマスタスライスＬＳＩにおける１つのマ
クロセルの構成を示す回路図である。
クロセルの構成を示す回路図である。
【図４】従来のマスタスライスＬＳＩにおける１つのマ
クロセルの構成を示す回路図である。
クロセルの構成を示す回路図である。
Claims (1)
- 【請求項１】 所定数のベーシックセルの組み合わせ
からなり、所定の論理機能を有するマクロセルが複数個
配置された半導体集積回路において、同一論理機能を実
現する前記マクロセルを前記ベーシックセルの数及び入
出力端子の位置を統一して構成したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8704791A JPH04320060A (ja) | 1991-04-19 | 1991-04-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8704791A JPH04320060A (ja) | 1991-04-19 | 1991-04-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320060A true JPH04320060A (ja) | 1992-11-10 |
Family
ID=13904030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8704791A Pending JPH04320060A (ja) | 1991-04-19 | 1991-04-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320060A (ja) |
-
1991
- 1991-04-19 JP JP8704791A patent/JPH04320060A/ja active Pending
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