JPH047871A - ゲート敷詰め方式ゲートアレイ - Google Patents
ゲート敷詰め方式ゲートアレイInfo
- Publication number
- JPH047871A JPH047871A JP2109401A JP10940190A JPH047871A JP H047871 A JPH047871 A JP H047871A JP 2109401 A JP2109401 A JP 2109401A JP 10940190 A JP10940190 A JP 10940190A JP H047871 A JPH047871 A JP H047871A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- cell
- transistors
- aluminum wiring
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はゲート敷詰め方式ゲートアレイに関し、特に
ゲートアイソレーションを用いることで、セルの機能、
特性を変更することができるゲート敷詰め方式ゲートア
レイと提供するものである。
ゲートアイソレーションを用いることで、セルの機能、
特性を変更することができるゲート敷詰め方式ゲートア
レイと提供するものである。
［従来の技術］
セミカスタムＬＳＩは特定ユーザーの仕様、性能の要求
によって開発されるＬＳＩの内、製造工程を部分的に多
品種共通化して製造されるもので、その代表的なものに
ゲートアレイがある。
によって開発されるＬＳＩの内、製造工程を部分的に多
品種共通化して製造されるもので、その代表的なものに
ゲートアレイがある。
第１２図はゲートアレイのチップ構造の概略を示す平面
図である。
図である。
図において、（１）はＬＳＩチップ、（２）は内部ロジ
ック部、（３）はバッファ回路部である。このＬＳＩチ
ップ（１）の中心に構成された内部ロジック部（２）
には、トランジスタがアレイ状に形成されており、ここ
で論理回路を構成する。ゲートアレイではこの内部ロジ
ック部（２）のトランジスタの配列の状況の違いにより
、ゲート敷詰め方式と酸化膜分離方式の２通りに分けら
れる。
ック部、（３）はバッファ回路部である。このＬＳＩチ
ップ（１）の中心に構成された内部ロジック部（２）
には、トランジスタがアレイ状に形成されており、ここ
で論理回路を構成する。ゲートアレイではこの内部ロジ
ック部（２）のトランジスタの配列の状況の違いにより
、ゲート敷詰め方式と酸化膜分離方式の２通りに分けら
れる。
第１３図はゲート敷詰め方式ＣＭＯＳゲートアレイの内
部ロジック部（２）内のトランジスタ列の一部を示す部
分拡大図である。図において、（４）はトランジスタの
ゲートで、ゲート敷詰め方式ゲートアレイでは、これが
内部ロジック部（２）全体に敷詰められている。
部ロジック部（２）内のトランジスタ列の一部を示す部
分拡大図である。図において、（４）はトランジスタの
ゲートで、ゲート敷詰め方式ゲートアレイでは、これが
内部ロジック部（２）全体に敷詰められている。
第１４図は従来のゲート敷詰め方式にＭＯＳゲートアレ
イの内部ロジック部（２）内に形成されたセルの構成の
一部を示す概略平面図である。図において、（５）はＰ
チャネルトランジスタ列、（６）はＮチャネルトランジ
スタ列、（７）は電源、（８）はグランド、（９）はコ
ンタクト、（ｌＯ）はスルーホール、（１１）は第１ア
ルミ配線、（１２）は第２アルミ配線を示し、これらに
よって２人力ＮＡＮＤゲート回路が構成されている。た
だし、このゲート敷詰め方式ゲートアレイでは電源（７
） グランド（８）をそれぞれ２本ずつ、（７１）、
（７２）、（８１）、（８２）のように配置している。
イの内部ロジック部（２）内に形成されたセルの構成の
一部を示す概略平面図である。図において、（５）はＰ
チャネルトランジスタ列、（６）はＮチャネルトランジ
スタ列、（７）は電源、（８）はグランド、（９）はコ
ンタクト、（ｌＯ）はスルーホール、（１１）は第１ア
ルミ配線、（１２）は第２アルミ配線を示し、これらに
よって２人力ＮＡＮＤゲート回路が構成されている。た
だし、このゲート敷詰め方式ゲートアレイでは電源（７
） グランド（８）をそれぞれ２本ずつ、（７１）、
（７２）、（８１）、（８２）のように配置している。
これは電源（７２）、グランド（８２）を配置すること
でラッチアップ耐量を大きくすることができる。
でラッチアップ耐量を大きくすることができる。
第１５図は従来のＣＭＯ５２人力ＮＡＮＤゲートのトラ
ンジスタ回路図である。第１４図と第１５図において、
ＰチャネルトランジスタＰＴｒｌ、ＰＴｒ２、Ｎチャネ
ルトランジスタＮＴｒｌ、ＮＴｒ２ 、入力ビンＡ −
Ｂ、出力ピンＹがそれぞれ対応する。
ンジスタ回路図である。第１４図と第１５図において、
ＰチャネルトランジスタＰＴｒｌ、ＰＴｒ２、Ｎチャネ
ルトランジスタＮＴｒｌ、ＮＴｒ２ 、入力ビンＡ −
Ｂ、出力ピンＹがそれぞれ対応する。
第１４図において、セルの両端のＰチャネルトランジス
タＰＴｒＯ，ＰＴｒ３のゲートはそれぞれ、コンタクト
ＣＩ、Ｃ２で電源（７１）に接続されている。同様にし
て、セルの両端のＮチャネルトランジスタＮＴｒＯ，Ｎ
Ｔｒ３もそれぞれ、コンタクトＣ３，Ｃ４でグランド（
８１）に接続されている。これらのコンタクトＣ＋、Ｃ
２，Ｃ３，Ｃ４はそれぞれトランジスタＰＴｒＯ，ＰＴ
ｒ３゜ＮＴｒＯ，ＮＴｒ３をオフトランジスタとし、２
人力ＮＡＮＤセルの内部と外部を分離している。
タＰＴｒＯ，ＰＴｒ３のゲートはそれぞれ、コンタクト
ＣＩ、Ｃ２で電源（７１）に接続されている。同様にし
て、セルの両端のＮチャネルトランジスタＮＴｒＯ，Ｎ
Ｔｒ３もそれぞれ、コンタクトＣ３，Ｃ４でグランド（
８１）に接続されている。これらのコンタクトＣ＋、Ｃ
２，Ｃ３，Ｃ４はそれぞれトランジスタＰＴｒＯ，ＰＴ
ｒ３゜ＮＴｒＯ，ＮＴｒ３をオフトランジスタとし、２
人力ＮＡＮＤセルの内部と外部を分離している。
このように、ゲート敷詰方式ゲートアレイにおいてはセ
ルと両側のトランジスタとは、オフトランジスタを用い
て分離する。そして、トランジスタＰＴｒＯ，ＰＴｒ３
．ＮＴｒＯ，ＮＴｒ３のようなオフトランジスタを特に
ゲートアイソレーションという。
ルと両側のトランジスタとは、オフトランジスタを用い
て分離する。そして、トランジスタＰＴｒＯ，ＰＴｒ３
．ＮＴｒＯ，ＮＴｒ３のようなオフトランジスタを特に
ゲートアイソレーションという。
また、ゲートアレイでは１個のＰチャネルトランジスタ
とＮチャネルトランジスタの組をベーシックセルと呼ぶ
が、セルの片方のゲートアイソレーションから他の片方
のゲートアイソレーションの手前までのベーシックセル
数を、セルの構成ベーシックセル数という。第１４図の
セルの構成ベーシックセル数は３である。
とＮチャネルトランジスタの組をベーシックセルと呼ぶ
が、セルの片方のゲートアイソレーションから他の片方
のゲートアイソレーションの手前までのベーシックセル
数を、セルの構成ベーシックセル数という。第１４図の
セルの構成ベーシックセル数は３である。
［発明が解決しようとする課題］
従来のゲート敷詰め方式ゲートアレイは以上のように構
成されていたので、セル内のパターン、すなわち、コン
タクト、スルーホール、第１アルミ配線、第２アルミ配
線の配置情報は１通りであった。つまり、１つのセルは
１通りの機能、特性しか持ち得なかった。
成されていたので、セル内のパターン、すなわち、コン
タクト、スルーホール、第１アルミ配線、第２アルミ配
線の配置情報は１通りであった。つまり、１つのセルは
１通りの機能、特性しか持ち得なかった。
このために、所望の機能、特性が得られない場合は、別
のセルで置きかえなければならなかった。これは特に、
クリティカルパスなどの理由でＬＳＩチップ内でのセル
の配置された位置や、セルとセルの間の配線を変えたく
ない時に問題点となった。
のセルで置きかえなければならなかった。これは特に、
クリティカルパスなどの理由でＬＳＩチップ内でのセル
の配置された位置や、セルとセルの間の配線を変えたく
ない時に問題点となった。
この発明は上記のような問題点に鑑みてなされたもので
、ゲートアイソレーションを用いることでその機能、特
性をセル内配線を変更するだけで容易に変更することが
できるゲート敷詰め方式ゲートアレイを得ることを目的
とする。
、ゲートアイソレーションを用いることでその機能、特
性をセル内配線を変更するだけで容易に変更することが
できるゲート敷詰め方式ゲートアレイを得ることを目的
とする。
［課題を解決するための手段］
この発明に係るゲート敷詰方式ゲートアレイは、ゲート
アイソレーションと、このゲートアイソレーションを用
いることてセル内配線を変えるだけで、その機能、特性
を容易に変更することができるセルを備えたゲート敷詰
め方式ゲートアレイを得るようにしたものである。
アイソレーションと、このゲートアイソレーションを用
いることてセル内配線を変えるだけで、その機能、特性
を容易に変更することができるセルを備えたゲート敷詰
め方式ゲートアレイを得るようにしたものである。
［作用コ
この発明におけるゲート敷詰め方式ゲートアレイのセル
は、第１アルミの配置情報を複数通り持つように構成し
、コンタクト、スルーホール、第２アルミ配線の配置は
固定で、第１アルミ配線の配置のみ異なるようなセルを
ゲートアイソレーションを利用することで実現する。
は、第１アルミの配置情報を複数通り持つように構成し
、コンタクト、スルーホール、第２アルミ配線の配置は
固定で、第１アルミ配線の配置のみ異なるようなセルを
ゲートアイソレーションを利用することで実現する。
［実施例］
以下、この発明の−・実施例を図について説明１−る。
第１図はこの発明の一実施例によるゲート敷詰方式ＣＭ
ＯＳゲートアレイの２人力ＮＡＮＤゲート回路構成を示
す平面図、第２図は同しく２人力ＡＮＤゲート回路の構
成を示す平面図である。図において、（１３）はコンタ
クト、（１４）はスルーホール、（１５）は第１アルミ
配線、（１６）は第２アルミ配線、（１７）は（１７ａ
） （１７ｂ）の２本から成る電源、（１８）は（１８
ａ）（１８ｂ）の２本から成るグランドである。
ＯＳゲートアレイの２人力ＮＡＮＤゲート回路構成を示
す平面図、第２図は同しく２人力ＡＮＤゲート回路の構
成を示す平面図である。図において、（１３）はコンタ
クト、（１４）はスルーホール、（１５）は第１アルミ
配線、（１６）は第２アルミ配線、（１７）は（１７ａ
） （１７ｂ）の２本から成る電源、（１８）は（１８
ａ）（１８ｂ）の２本から成るグランドである。
第３図はＣＭＯ５２人力ＡＮＤゲートのトランジスタ回
路図である。
路図である。
ＣＭＯ５回路ではＡＮＤゲート回路はＮＡＮＤゲート回
路とインバータ回路で構成する。第３図の２人力ＡＮＤ
ゲートは、トランジスタＰＴｒｌ 、ＰＴｒ２．ＮＴｒ
ｌ。
路とインバータ回路で構成する。第３図の２人力ＡＮＤ
ゲートは、トランジスタＰＴｒｌ 、ＰＴｒ２．ＮＴｒ
ｌ。
ＮＴｒ２で構成された２人力ＮＡＮＤゲートと、トラン
ジスタＰＴｒ３ 、 ＮＴｒ３で構成されたインバータ
で構成されている。
ジスタＰＴｒ３ 、 ＮＴｒ３で構成されたインバータ
で構成されている。
第１図、第２図、第３図においては、Ｐチャネルトラン
ジスタＰＴｒｌ、ＰＴｒ２．ＰＴｒ３、Ｎチャネルトラ
ンジスタＮＴｒｌ、ｔＬＴｒ２．ＮＴｒ３、入力ピンＡ
、Ｂ、出力ビンＹがそれぞれ対応する。
ジスタＰＴｒｌ、ＰＴｒ２．ＰＴｒ３、Ｎチャネルトラ
ンジスタＮＴｒｌ、ｔＬＴｒ２．ＮＴｒ３、入力ピンＡ
、Ｂ、出力ビンＹがそれぞれ対応する。
第１図と第２図においては、コンタクト（１３）、スル
ーホール（１４）、第２アルミ配線（１６）はすべて同
じ位置に配置されている。すなわち、第１アルミ配線（
１５）を第１図、第２図における第１アルミ配線（１５
）のように変更するだけで、ＮＡＮＤゲートからＡＮＤ
ゲート、あるいはＡＮＤゲートからＮＡＮＤゲートとい
うように論理を反転させることができるように、コンタ
クト（１３）、スルーホール（１４）、第２アルミ配線
（１６）を配置する。また、トランジスタＰＴｒｌ、Ｐ
Ｔｒ２．ＮＴｒｌ、ＮＴｒ２はＮＡＮＤゲートを構成す
るのに使用され、トランジスタＰＴｒＯ、ＰＴｒ４ 、
ＮＴｒＯ。
ーホール（１４）、第２アルミ配線（１６）はすべて同
じ位置に配置されている。すなわち、第１アルミ配線（
１５）を第１図、第２図における第１アルミ配線（１５
）のように変更するだけで、ＮＡＮＤゲートからＡＮＤ
ゲート、あるいはＡＮＤゲートからＮＡＮＤゲートとい
うように論理を反転させることができるように、コンタ
クト（１３）、スルーホール（１４）、第２アルミ配線
（１６）を配置する。また、トランジスタＰＴｒｌ、Ｐ
Ｔｒ２．ＮＴｒｌ、ＮＴｒ２はＮＡＮＤゲートを構成す
るのに使用され、トランジスタＰＴｒＯ、ＰＴｒ４ 、
ＮＴｒＯ。
ＮＴｒ４はゲートアイソレーションとして使用されてい
る。
る。
このセルにＮＡＮＤゲートとしての機能を持たせたい時
はトランジスタＰＴｒ３．ＮＴｒ３は不必要である。
はトランジスタＰＴｒ３．ＮＴｒ３は不必要である。
そのため、コンタクトＣ５を電源（１７ｂ） コンタ
クトＣ６をグランド（１８ｂ）に第１アルミ配線（１５
）で接続して、トランジスタＰＴｒ３ 、 ＮＴｒ３を
オフトランジスタとし、ゲートアイソレーションにする
。
クトＣ６をグランド（１８ｂ）に第１アルミ配線（１５
）で接続して、トランジスタＰＴｒ３ 、 ＮＴｒ３を
オフトランジスタとし、ゲートアイソレーションにする
。
そのためセルの内部に余分なトランジスタが挿入されて
いても、そのトランジスタを用いて、セルから分離する
ので余分な負荷はつかない。
いても、そのトランジスタを用いて、セルから分離する
ので余分な負荷はつかない。
ゲート敷詰め方式ゲートアレイではセル間の垂直方向の
配線は、トランジスタのゲートとゲートの間を通る。そ
のため、セルの内部てあっても第２アルミ配線（１６）
が置かれていないゲートの間は、配線領域として使用さ
れる。例えばこのセルの場合、トランジスタＰＴｒ２．
ＮＴｒ２とトランジスタＰＴｒ３ 、 ＮＴｒ３のゲー
トの間は配線領域である。つまり、この実施例によるセ
ルは第２アルミ配線（１６）は固定であるから、配線領
域は変わらない。
配線は、トランジスタのゲートとゲートの間を通る。そ
のため、セルの内部てあっても第２アルミ配線（１６）
が置かれていないゲートの間は、配線領域として使用さ
れる。例えばこのセルの場合、トランジスタＰＴｒ２．
ＮＴｒ２とトランジスタＰＴｒ３ 、 ＮＴｒ３のゲー
トの間は配線領域である。つまり、この実施例によるセ
ルは第２アルミ配線（１６）は固定であるから、配線領
域は変わらない。
また、コンタクト（１３）も固定である。すなわち、セ
ルの両側のゲートアイソレーションを構成するコンタク
トＣ＋、Ｃｚ、（：３．Ｃ４も固定であるから、セルの
構成ベーシックセル数も同じであり、この場合４である
。
ルの両側のゲートアイソレーションを構成するコンタク
トＣ＋、Ｃｚ、（：３．Ｃ４も固定であるから、セルの
構成ベーシックセル数も同じであり、この場合４である
。
このように、ゲートアイソレーションを用いることで第
１アルミ配線の変更でけで、論理を反転させることがで
きるようなセルが得られる。
１アルミ配線の変更でけで、論理を反転させることがで
きるようなセルが得られる。
また、上記実施例では論理を反転させることができるよ
うなセルの場合について説明したが、さらに、ドライブ
能力を変えることかできるようなセルも構成できる。
うなセルの場合について説明したが、さらに、ドライブ
能力を変えることかできるようなセルも構成できる。
第４図、第５図、第６図、第７図はこの発明の他の実施
例によるゲート敷詰め方式ＣＭＯＳゲートアレイのイン
バータ回路の構成を示す平面図である。これらのセルは
それぞれ、第８図、第９図、第１Ｏ図、第１１図のよう
なトランジスタ回路になっている。すなわち、第４図の
セルのドライブ能力を１とした時の第５図、第６図、第
７図のドライブ能力はそれぞれ、２．３．４倍なる。
例によるゲート敷詰め方式ＣＭＯＳゲートアレイのイン
バータ回路の構成を示す平面図である。これらのセルは
それぞれ、第８図、第９図、第１Ｏ図、第１１図のよう
なトランジスタ回路になっている。すなわち、第４図の
セルのドライブ能力を１とした時の第５図、第６図、第
７図のドライブ能力はそれぞれ、２．３．４倍なる。
この実施例においても、ゲートアイソレーションを用い
ることで、コンタクトスルーホール、第２アルミ配線は
固定で、第１アルミ配線の変更だけでドライブ能力を変
えることができる。
ることで、コンタクトスルーホール、第２アルミ配線は
固定で、第１アルミ配線の変更だけでドライブ能力を変
えることができる。
［発明の効果コ
以上のようにこの発明によれば、ゲートアイソレーショ
ンを用いることで、セル内の第１アルミ配線を変えるだ
けで、そのセルの機能、特性を変えることができるセル
が得られる。また、セル内の第１アルミ配線のみの変更
で実現できるため、セルの構成ベーシックセル数や、セ
ル内の配線領域が変わらないので、ＬＳＩチップ内での
そのセルの配置された位置や、セルとセルの間の配線も
変える必要かない。さらに、マスクの改訂も、第１アル
ミ配線工程のもののみで済むなどの効果を有する。
ンを用いることで、セル内の第１アルミ配線を変えるだ
けで、そのセルの機能、特性を変えることができるセル
が得られる。また、セル内の第１アルミ配線のみの変更
で実現できるため、セルの構成ベーシックセル数や、セ
ル内の配線領域が変わらないので、ＬＳＩチップ内での
そのセルの配置された位置や、セルとセルの間の配線も
変える必要かない。さらに、マスクの改訂も、第１アル
ミ配線工程のもののみで済むなどの効果を有する。
第１図はこの発明の一実施例によるゲート敷詰め方式Ｃ
ＭＯＳゲートアレイの２人力ＮＡＮＤゲート回路の構成
を示す平面図、第２図はこの発明の一実施例による２人
力ＡＮＤゲート回路の構成を示す平面図、第３図はＣＭ
Ｏ５２人力ＡＮＤゲートのトランジスタ回路図、第４図
、第５図、第６図、第７図はこの発明の信実流側による
ゲート敷詰め方式ＣＭＯＳゲートアレイのインバータ回
路の構成を示す平面図、第８図、第９図、第１０図、第
１１図はそれぞれ第４図、第５図、第６図、第７図のセ
ルのトランジスタ回路図、第１２図はゲートアレイのチ
ップ構造の概略を示す平面図、第１３図はゲート敷詰め
方式ＣＭＯＳゲートアレイの内部ロジック部内のトラン
ジスタ列の一部を示す部分拡大図、第１４図は従来のゲ
ート敷詰め方式ＣＭＯＳゲートアレイの内部ロジック部
内に形成されたセルの構成の一部を示す概略平面図、第
１５図は従来のＣＭＯ５２人力ＮＡＮＤゲートのトラン
ジスタ回路図である。 図において、（１３）はコンタクト、（１４）はスルー
ホール、（１５）は第１アルミ配線、（１６）は第２フ
ルミ配線、（１７）は（１７ａ） （１７ｂ）の２本か
ら成る電源、（１８）は（１８ａ） 、 （１８ｂ）の
２本から成るグランドを示す。 なお、図中、同一符号は同一 又は相当部分を示す。 代理人 大 岩 増 雄 第１図 ＡＢ Ｙ 第２図 ＡＢ γ 第３図 ｆｆＩ−ａ Ｍｒｈｒ ＮＴｒｚ ＮＴｈＪ Ａ／Ｔ）
４ＮＴｈ ＩＩ’Ｔｎ Ａｎｎ ／ｎｓ ＮＴｐ＝ａＮ
ＴとＪ、ＮｆｋＪ：Ｎ＋ヤニＪフルＦフ：Ｊシメｙ第１
３図
ＭＯＳゲートアレイの２人力ＮＡＮＤゲート回路の構成
を示す平面図、第２図はこの発明の一実施例による２人
力ＡＮＤゲート回路の構成を示す平面図、第３図はＣＭ
Ｏ５２人力ＡＮＤゲートのトランジスタ回路図、第４図
、第５図、第６図、第７図はこの発明の信実流側による
ゲート敷詰め方式ＣＭＯＳゲートアレイのインバータ回
路の構成を示す平面図、第８図、第９図、第１０図、第
１１図はそれぞれ第４図、第５図、第６図、第７図のセ
ルのトランジスタ回路図、第１２図はゲートアレイのチ
ップ構造の概略を示す平面図、第１３図はゲート敷詰め
方式ＣＭＯＳゲートアレイの内部ロジック部内のトラン
ジスタ列の一部を示す部分拡大図、第１４図は従来のゲ
ート敷詰め方式ＣＭＯＳゲートアレイの内部ロジック部
内に形成されたセルの構成の一部を示す概略平面図、第
１５図は従来のＣＭＯ５２人力ＮＡＮＤゲートのトラン
ジスタ回路図である。 図において、（１３）はコンタクト、（１４）はスルー
ホール、（１５）は第１アルミ配線、（１６）は第２フ
ルミ配線、（１７）は（１７ａ） （１７ｂ）の２本か
ら成る電源、（１８）は（１８ａ） 、 （１８ｂ）の
２本から成るグランドを示す。 なお、図中、同一符号は同一 又は相当部分を示す。 代理人 大 岩 増 雄 第１図 ＡＢ Ｙ 第２図 ＡＢ γ 第３図 ｆｆＩ−ａ Ｍｒｈｒ ＮＴｒｚ ＮＴｈＪ Ａ／Ｔ）
４ＮＴｈ ＩＩ’Ｔｎ Ａｎｎ ／ｎｓ ＮＴｐ＝ａＮ
ＴとＪ、ＮｆｋＪ：Ｎ＋ヤニＪフルＦフ：Ｊシメｙ第１
３図
Claims (1)
- ゲートアイソレーションとこのゲートアイソレーショ
ンを用いることでセル内配線を変えるだけで、その機能
、特性を容易に変更することができるセルを備えたこと
を特徴とするゲート敷詰め方式ゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109401A JPH047871A (ja) | 1990-04-25 | 1990-04-25 | ゲート敷詰め方式ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109401A JPH047871A (ja) | 1990-04-25 | 1990-04-25 | ゲート敷詰め方式ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047871A true JPH047871A (ja) | 1992-01-13 |
Family
ID=14509314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109401A Pending JPH047871A (ja) | 1990-04-25 | 1990-04-25 | ゲート敷詰め方式ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160275A (en) * | 1993-04-20 | 2000-12-12 | Hitachi, Ltd. | Semiconductor gate array device |
| JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
-
1990
- 1990-04-25 JP JP2109401A patent/JPH047871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160275A (en) * | 1993-04-20 | 2000-12-12 | Hitachi, Ltd. | Semiconductor gate array device |
| JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
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