JPH0432087A - ダイナミックｒａｍ回路モジュール - Google Patents
ダイナミックｒａｍ回路モジュールInfo
- Publication number
- JPH0432087A JPH0432087A JP2138972A JP13897290A JPH0432087A JP H0432087 A JPH0432087 A JP H0432087A JP 2138972 A JP2138972 A JP 2138972A JP 13897290 A JP13897290 A JP 13897290A JP H0432087 A JPH0432087 A JP H0432087A
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- JP
- Japan
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- signal
- dram
- circuit
- refresh
- circuit module
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- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 19
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 19
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリモジュールのうちＤＲＡＭ回路モジュ
ールに関するものである。
ールに関するものである。
第３図は、−成約に使用されるＣＰＵとＤＲＡＭの回路
図である。第４図は、第３図のインタフェース回路９を
具体的に示した回路図である。
図である。第４図は、第３図のインタフェース回路９を
具体的に示した回路図である。
通常、ＣＰＵから自動的に出力されるリフレッシュ信号
５は、インターフェース回路９内の制御回路１８により
、ＲＡＳＩＯ，ＣＡＳＩＩ、マルチプレクサ１９をコン
トロールして、Ｄ ＲＡＭ １２のリフレッシュ動作を
行う。
５は、インターフェース回路９内の制御回路１８により
、ＲＡＳＩＯ，ＣＡＳＩＩ、マルチプレクサ１９をコン
トロールして、Ｄ ＲＡＭ １２のリフレッシュ動作を
行う。
上記の様な従来のＤＲＡＭ回路モジュールにおいては、
ＣＰＵ１からのリフレッシュ信号５が出力される毎に、
リフレッシュ動作をしなければならず、また回路設計者
もリフレッシュ信号５の度にリフレッシュ動作をする必
要があると考えていた。一方、リフレッシュ動作では、
数１０ｍＡ〜数１００ｎＡの大電流が流れるため、１次
や２次電池駆動での機器では、あまり使用されることは
なかった。又、リフレッシュ動作により大電流が流れる
瞬間プリント基板上の電源ラインに影響を及ぼすため、
それが匍の信号ラインにも伝わり、−ＤＲＡＭや周りの
素子の動作にも影響を及ぼすという問題があった。
ＣＰＵ１からのリフレッシュ信号５が出力される毎に、
リフレッシュ動作をしなければならず、また回路設計者
もリフレッシュ信号５の度にリフレッシュ動作をする必
要があると考えていた。一方、リフレッシュ動作では、
数１０ｍＡ〜数１００ｎＡの大電流が流れるため、１次
や２次電池駆動での機器では、あまり使用されることは
なかった。又、リフレッシュ動作により大電流が流れる
瞬間プリント基板上の電源ラインに影響を及ぼすため、
それが匍の信号ラインにも伝わり、−ＤＲＡＭや周りの
素子の動作にも影響を及ぼすという問題があった。
本発明は、上記の問題を解決すべくなされたもので、電
池駆動機器などにおいては外部からの信号によりＤＲＡ
Ｍがデータを保持するために必要最小なリフレッシュサ
イクルとし、リフレッシュ動作にかかつていた全消費電
流値を減らし、その結果、電源ラインのノイズも減らす
ＤＲＡＭ回路モジュールを得ることを目的としたもので
ある。
池駆動機器などにおいては外部からの信号によりＤＲＡ
Ｍがデータを保持するために必要最小なリフレッシュサ
イクルとし、リフレッシュ動作にかかつていた全消費電
流値を減らし、その結果、電源ラインのノイズも減らす
ＤＲＡＭ回路モジュールを得ることを目的としたもので
ある。
本発明に係るＤＲＡＭ回路モジュールは、ＤＲＡＭに必
要な最小リフレッシュ動作回数を、データ等の信号によ
り設定する事により、リフレッシュ動作で流れる全消費
電流値を少なくする事を特徴とする。
要な最小リフレッシュ動作回数を、データ等の信号によ
り設定する事により、リフレッシュ動作で流れる全消費
電流値を少なくする事を特徴とする。
第１図は、本発明の実施例を示したＤＲＡＭ回路モジュ
ール図である。第２図は、第１図のインタフェース回路
９を具体的に書いた回路図である。
ール図である。第２図は、第１図のインタフェース回路
９を具体的に書いた回路図である。
本発明は、インタフェース回路９にはＣＰＵＩから、ア
ドレス２、リフレッシュ信号５、データ６、読み出し制
御信号（ＲＤ）３、書き込み制御信号（ＷＲ）４、メモ
リリクエスト信号（ＭＲＱ）７、Ｉ１０リクエスト信号
（ＩｌｏＲＥＱ）８がつながっている。これらの信号を
、インタフェース回路９では処理し、ＤＲＡＭ１２に必
要な信号アドレス２ａ、ＲＡＳＩＯ，ＣＡＳＩＩを出力
する。尚、データ６については、ＣＰＵＩとＤＲＡＭ１
２を直接つなぐ方法とした。では、本発明のインタフェ
ース回路９の具体的内容について、図２に従って説明す
る。
ドレス２、リフレッシュ信号５、データ６、読み出し制
御信号（ＲＤ）３、書き込み制御信号（ＷＲ）４、メモ
リリクエスト信号（ＭＲＱ）７、Ｉ１０リクエスト信号
（ＩｌｏＲＥＱ）８がつながっている。これらの信号を
、インタフェース回路９では処理し、ＤＲＡＭ１２に必
要な信号アドレス２ａ、ＲＡＳＩＯ，ＣＡＳＩＩを出力
する。尚、データ６については、ＣＰＵＩとＤＲＡＭ１
２を直接つなぐ方法とした。では、本発明のインタフェ
ース回路９の具体的内容について、図２に従って説明す
る。
アドレス２は、マルチプレクサ１９でＤＲＡＭ１２のロ
ーアドレス用とカラムアドレス用のアドレスに切り換え
られる。この切り換え信号は、制御回路１８から出力さ
れるものであるが、切り換え信号とＲＡＳＩＯ，ＣＡＳ
ｌｌとはＤＲＡＭＩ２に規定されているタイミングで制
御される。リフレッシュ信号５は、ＡＮＤゲート１６０
とカウンタ１４ａとにつながっている。カウンタでは所
定のカウントを行う毎に結果を出力するが、カウンタ１
４ａは、その結果をＡＮＤゲートの１６ａとカウンタ１
４ｂのクロック端子につながっている０次々にカウンタ
をつなげることにより、源振（リフレッシュ信号５）を
分周した信号がＡＮＤゲート（１６０〜１６ｎ）に入力
される。一方、インターフェース回路９につながってい
るデータ６は、フリップフロップ（ＦＦ）回路１５の入
力端子につながる。ＦＦ回路の出力信号（１５０〜１５
ｎ）は、ＡＮＤゲート （１６ｏ 〜１６ｎ）のもう一
方の入力につながっている。このため、ＡＮＤゲートを
制御するのは、ＦＦ回路の出力信号である。このＦＦ回
路の出力信号（１５０〜１５ｎ）のいずれかが“１”の
時、そのＡＮＤゲートの信号（リフレッシュ信号５又は
それを分周した信号）が次のＯＲＩ ７を介して、制御
回路１８へとつながる。制御回路１８では、ＭＲＱ信号
７、ＲＤ信号３、ＷＲ信号４により、ＤＲＡＭを読み・
書きする動作か、又はデータ保持のためのリフレッシュ
動作かを判断し、制御する。リフレッシュ動作では、Ｆ
Ｆ回路の出力信号により選択された、リフレッシュに必
要な信号により行なわれる。
ーアドレス用とカラムアドレス用のアドレスに切り換え
られる。この切り換え信号は、制御回路１８から出力さ
れるものであるが、切り換え信号とＲＡＳＩＯ，ＣＡＳ
ｌｌとはＤＲＡＭＩ２に規定されているタイミングで制
御される。リフレッシュ信号５は、ＡＮＤゲート１６０
とカウンタ１４ａとにつながっている。カウンタでは所
定のカウントを行う毎に結果を出力するが、カウンタ１
４ａは、その結果をＡＮＤゲートの１６ａとカウンタ１
４ｂのクロック端子につながっている０次々にカウンタ
をつなげることにより、源振（リフレッシュ信号５）を
分周した信号がＡＮＤゲート（１６０〜１６ｎ）に入力
される。一方、インターフェース回路９につながってい
るデータ６は、フリップフロップ（ＦＦ）回路１５の入
力端子につながる。ＦＦ回路の出力信号（１５０〜１５
ｎ）は、ＡＮＤゲート （１６ｏ 〜１６ｎ）のもう一
方の入力につながっている。このため、ＡＮＤゲートを
制御するのは、ＦＦ回路の出力信号である。このＦＦ回
路の出力信号（１５０〜１５ｎ）のいずれかが“１”の
時、そのＡＮＤゲートの信号（リフレッシュ信号５又は
それを分周した信号）が次のＯＲＩ ７を介して、制御
回路１８へとつながる。制御回路１８では、ＭＲＱ信号
７、ＲＤ信号３、ＷＲ信号４により、ＤＲＡＭを読み・
書きする動作か、又はデータ保持のためのリフレッシュ
動作かを判断し、制御する。リフレッシュ動作では、Ｆ
Ｆ回路の出力信号により選択された、リフレッシュに必
要な信号により行なわれる。
ＦＦ回路の出力データ（１５０〜１５ｎ）の設定は、本
実施例では、アドレスの一部とｌ１０ＲＥＱ信号８を、
デユード回路１３により行なわれるものである。
実施例では、アドレスの一部とｌ１０ＲＥＱ信号８を、
デユード回路１３により行なわれるものである。
以上の説明から明らかなように、ＤＲＡＭ回路モジュー
ルにおい、て、ＤＲＡＭのリフレッシュ回数を信号によ
りコントロールできることにより、次のような効果を得
ることができる。
ルにおい、て、ＤＲＡＭのリフレッシュ回数を信号によ
りコントロールできることにより、次のような効果を得
ることができる。
■ リフレッシュ回数が減ることにより、リフレッシュ
時必要だった消費電流が少なくなる６■ リフレッシュ
動作を少なくすることにより、電源ラインを中心にノイ
ズの発生が少なくなり、ＤＲＡＭ及び周辺素子への影響
が少ない。
時必要だった消費電流が少なくなる６■ リフレッシュ
動作を少なくすることにより、電源ラインを中心にノイ
ズの発生が少なくなり、ＤＲＡＭ及び周辺素子への影響
が少ない。
■ ■の効果により１次又は２次電池駆動の機器内にも
大容量ＤＲＡＭモジュールが使用可能。
大容量ＤＲＡＭモジュールが使用可能。
■ 信号により、リフレッシュ回数が制御できるので、
組立後でも容易に変更可能。
組立後でも容易に変更可能。
第１図は、本発明のＤＲＡＭ回路モジュール図。
第２図は、本発明のインターフェース回路図。
第３図は、従来のＤＲＡＭ回路モジュール図。
第４図は、従来のインターフェース回路図。
１・・・ＣＰＵ
２・・・アドレス
３・・・ＲＤ
４・・・ＷＲ
５・・・リフレッシュ
６・・・データ
７・・・ＭＲＱ
８・・・Ｉ／○ＲＥＱ
９−・・インターフェース回路
１０・・・ＲＡＳ
１１・・・ＣＡＳ
１２・・・ＤＲＡＭ
以
上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴木 喜三部 化１名１９、マルチプ
レクサ 第２図 第１閃 第３叉 第４履
レクサ 第２図 第１閃 第３叉 第４履
Claims (1)
- リフレッシュ動作を必要とするダイナミックＲＡＭ（Ｄ
ＲＡＭ）において、リフレッシュサイクル時間を、信号
により変更できる事を特徴とする、ダイナミックＲＡＭ
回路モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138972A JPH0432087A (ja) | 1990-05-29 | 1990-05-29 | ダイナミックｒａｍ回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138972A JPH0432087A (ja) | 1990-05-29 | 1990-05-29 | ダイナミックｒａｍ回路モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432087A true JPH0432087A (ja) | 1992-02-04 |
Family
ID=15234480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138972A Pending JPH0432087A (ja) | 1990-05-29 | 1990-05-29 | ダイナミックｒａｍ回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432087A (ja) |
-
1990
- 1990-05-29 JP JP2138972A patent/JPH0432087A/ja active Pending
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